CN113838747A 带外延层的半导体器件及其制作方法 （上海先进半导体制造有限公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(43)申请公

(10)申请公布号CN113838747A布日2021.12.24

(21)申请号202010580005.1

(22)申请日2020.06.23

(71)申请人上海先进半导体制造有限公司

地址200233上海市徐汇区虹漕路385号

(72)发明人徐泉朱星宇

(74)专利代理机构上海弼兴律师事务所31283代理人薛琦张冉

(51)Int.CI.

HO1L21/265(2006.01)

HO1L29/06(2006.01)

权利要求书1页说明书4页附图2页

(54)发明名称

带外延层的半导体器件及其制作方法

(57)摘要

CN113838747A本发明公开了一种带外延层的半导体器件及其制作方法，在N型外延工艺之前，对P型衬底进行N-离子注入，以阻挡延缓所述P型衬底中的P型杂质在所述N型外延工艺过程中的反向扩散。本发明在已选用掺杂浓度较淡的P型衬底的情况下，通过在N型外延工艺之前对P型衬底进行砷离子为代表的N-离子注入，起到阻挡减缓衬底P型杂质向外延层扩散，补偿外延层N型杂质分布深度的作用；从而在不改变外延工艺大环境的条件下，实际增加了N型外延的有效厚度，提高了半导体器件的纵向耐压值。同时可以有效提高外延层

CN113838747A

对

对P型衬底进行N-离子注入

埋层推进

生长N型外延层

S1

S2

S3

CN113838747A权利要求书1/1页

2

1.一种带外延层的半导体器件的制作方法，其特征在于，在N型外延工艺之前，对P型衬底进行N-离子注入，以阻挡延缓所述P型衬底中的P型杂质在所述N型外延工艺过程中的反向扩散。

2.如权利要求1所述的带外延层的半导体器件的制作方法，其特征在于，在所述对P型衬底进行N-离子注入的步骤之后以及在所述N型外延工艺的步骤之前，还包括埋层推进的步骤。

3.如权利要求1或2所述的带外延层的半导体器件的制作方法，其特征在于，所述N-离子为砷离子。

4.如权利要求3所述的带外延层的半导体器件的制作方法，其特征在于，所述砷离子的剂量范围为1E12～3E13。

5.如权利要求3所述的带外延层的半导体器件的制作方法，其特征在于，所述砷离子注入的能量范围为40Kev～160Kev。

6.如权利要求5所述的带外延层的半导体器件的制作方法，其特征在于，所述砷离子注入的能量为120Kev。

7.如权利要求1所述的带外延层的半导体器件的制作方法，其特征在于，所述半导体器件为双极型器件。

8.一种带外延层的半导体器件，其特征在于，所述半导体器件使用如权利要求1至7任一项所述的带外延层的半导体器件的制作方法制造生成。

CN113838747A说明书1/4页

3

带外延层的半导体器件及其制作方法

技术领域

[0001]本发明涉及半导体集成电路制造领域，特别涉及一种带外延层的半导体器件及其制作方法。

背景技术

[0002]在目前激烈的市场竞争中，客户想要尽可能使用较小的设计规则来提高产品的竞争力，这就对于使用传统的杂质掺杂隔离技术的工艺提出了更高的要求，例如隔离规则的缩小将限制外延厚度，而外延厚度的减少将会直接影响产品器件的耐压。在实际的工艺开发过程中，即使将隔离扩散以及外延厚度做到最好的平衡可能依旧无法满足客户对于产品耐压的期望值。且由于外延工艺的整体厚度一致性不佳，导致单片晶圆内的不同区域的耐压值差距较大，无法保证客户产品性能的一致性。

发明内容

[0003]本发明要解决的技术问题是为了克服现有的制造工艺无法满足产品器件的耐压期望值、外延工艺的整体厚度一致性不佳导致晶圆内器件耐压值一致性差的缺陷，提供一种带外延层的半导体器件及其制作方法。

[0004]本发明是通过下述技术方案来解决上述技术问题：

[0005]本发明提供一种带外延层的半导体器件的制作方法，在N型外延工艺之前，对P型衬底进行N-离子(N型负离子)注入，以阻挡延缓所述P型衬底中的P型杂质在所述N型外延工艺过程中的反向扩散。

[0006]较佳地，所述对P型衬底进行N-离子注入之后、N型外延工艺之前，还包括埋层推进步骤。