CN113838916B 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 （电子科技大学）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN113838916B(45)授权公告日2023.05.26

(21)申请号202111116185.9

(22)申请日2021.09.23

(65)同一申请的已公布的文献号申请公布号CN113838916A

(43)申请公布日2021.12.24

(73)专利权人电子科技大学

地址611731四川省成都市高新区(西区)

西源大道2006号

(72)发明人张金平涂元元朱镕镕李泽宏张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

专利代理师霍淑利

H01L29/423(2006.01)

H01L29/739(2006.01)

H01L21/28(2006.01)

H01L21/331(2006.01)

(56)对比文件

CN105702739A,2016.06.22

CN105742346A,2016.07.06

CN107623027A,2018.01.23

CN109037312A,2018.12.18

CN112259598A,2021.01.22

US2015372131A1,2015.12.24WO2016014224A1,2016.01.28

审查员颜琳淑

(51)Int.CI.

HO1L29/06(2006.01)权利要求书3页说明书9页附图8页

(54)发明名称

一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法

(57)摘要

CN113838916B本发明涉及一种具有PMOS电流嵌位的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿作用有效的消除了N型电荷存储层对器件击穿特性的影响，有利于改善导通压降Vceon和关断损耗Eoff的折中关系。而且寄生PMOS结构的引入，有利于降低饱和电流，提高器件短路安全工作区，同时减小米勒电容，提高器件的开关速度，降低器件的开关损耗。另外本发明将分离栅电极和栅电极集成在同一个沟槽内，在提高芯片集成度的同时也可以缩短PMOS和NMOS沟道的距离，有利于增强PMOS的钳位效果以及提高关断过

CN113838916B

CN113838916B权利要求书1/3页

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1.一种具有PMOS电流嵌位的分离栅CSTBT,其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N-漂移区(4);所述N-漂移区(4)的上层具有交替设置的P型埋层(5)和沟槽结构，所述沟槽结构下表面的深度大于P型埋层(5)下表面的结深；

所述P型埋层(5)的上表面具有N型电荷存储层(6),所述N型电荷存储层(6)的上表面具有P型基区(7),所述P型基区(7)的上表面具有侧面相互接触的N+发射区(10)及P+发射区(8);

所述沟槽结构包括栅电极(121)、分离栅电极(122)、栅介质层(123)、分离栅介质层(124)和多晶硅隔离介质层(125);其特征在于，栅电极(121)和分离栅电极(122)通过多晶硅隔离介质层(125)相隔离；所述栅电极(121)下表面的深度大于P型埋层(5)下表面的结深，栅电极(121)与N-漂移区(4)、P型埋层(5)、N型电荷存储层(6)、P型基区(7)和N+发射区(10)的一侧通过栅介质层(123)相连；所述分离栅电极(122)下表面的深度大于P型埋层(5)下表面的深度，分离栅电极(122)与N-漂移区(4)、P型埋层(5)、N型电荷存储层(6)、P型基区(7)和P+发射区(8)的另一侧通过分离栅介质层(124)相连；

在栅电极(121)、栅介质层(123)、多晶硅隔离介质层(125)上表面覆盖有绝缘介质层(11);在分离栅电极(122)、分离栅介质层(124)、绝缘介质层(11)、N+发射区(10)和P+发射区(8)上表面覆盖有发射极金属(9),分离栅电极(122)和发射极金属(9)等电位。

2.一种具有PMOS电流嵌位的分离栅CSTBT,其元胞结构包括由下至上依