CN113838920B 一种具有自偏置pmos的分离栅cstbt及其制作方法 （电子科技大学）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN113838920B(45)授权公告日2023.04.28

(21)申请号202111117610.6

(22)申请日2021.09.23

(65)同一申请的已公布的文献号申请公布号CN113838920A

(43)申请公布日2021.12.24

(73)专利权人电子科技大学

地址611731四川省成都市高新区(西区)

西源大道2006号

(72)发明人张金平朱镕镕涂元元李泽宏张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

专利代理师霍淑利

(51)Int.CI.

HO1L29/06(2006.01)

HO1L29/423(2006.01)

HO1L29/739(2006.01)

HO1L21/28(2006.01)

HO1L21/331(2006.01)

(56)对比文件

US2017345905A1,2017.11.30CN107768436A,2018.03.06

CN109103257A,2018.12.28

CN108183130A,2018.06.19

US2019067469A1,2019.02.28审查员穆晓龄

权利要求书3页说明书9页附图7页

(54)发明名称

一种具有自偏置PMOS的分离栅CSTBT及其制

作方法

(57)摘要

CN113838920B本发明涉及一种具有自偏置PMOS的分离栅CSTBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上，引入与发射极等电位的分离栅电极和P型埋层，通过电荷补偿能够有效屏蔽N型电荷存储层对器件击穿特性的影响，有利于改善器件正向导通压降Vce(on)与关断损耗Eoff之间的折中关系。另外分离栅电极与栅电极位于同一个沟槽中，可以减小沟道密度，而且寄生PMOS的开启对N型电荷存储层电势的钳位有效的减小饱和电流密度，提高了器件的短路安全工作能力。同时可以减小栅电容，提高了器件的开关速度，降低了器件的开关损耗。另

CN113838920B

区。

CN113838920B权利要求书1/3页

2

1.一种具有自偏置PMOS的分离栅CSTBT,其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N-漂移区(4);所述N-漂移区(4)的上层具有交替设置的N型电荷存储层(6)和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层(6)下表面的结深；

所述N型电荷存储层(6)的上表面具有P型基区(7),所述P型基区(7)的上表面具有侧面相互接触的N+发射区(10)及P+发射区(8);

其特征在于，所述沟槽结构与所述N-漂移区(4)之间具有P型埋层(5),所述P型埋层(5)呈“凹”型将沟槽结构包围，使N-漂移区(4)和沟槽结构相隔离，相邻的所述P型埋层(5)之间具有N-漂移区(4);所述沟槽结构包括栅电极(121)、分离栅电极(122)、栅介质层(123)、分离栅介质层(124)和多晶硅隔离介质层(125);栅电极(121)和分离栅电极(122)通过多晶硅隔离介质层(125)相隔离；栅电极(121)与P型埋层(5)、N型电荷存储层(6)、P型基区(7)和N+发射区(10)的一侧通过栅介质层(123)相连；分离栅电极(122)与P型埋层(5)、N型电荷存储层(6)、P型基区(7)和P+发射区(8)的另一侧通过分离栅介质层(124)相连；

在栅电极(121)、栅介质层(123)、多晶硅隔离介质层(125)上表面覆盖有绝缘介质层(11);在分离栅电极(122)、分离栅介质层(124)、绝缘介质层(11)、N+发射区(10)和P+发射区(8)上表面覆盖有发射极金属(9),分离栅电极(122)和发射极金属(9)等电位。

2.一种具有自偏置PMOS的分离栅CSTBT,其元胞结构包括由下至上依次层叠设置的背面集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N-漂移区(4);所述N-漂移区(4)的上层具有交替设置的N型电荷存储层(6)和沟槽结构，所述沟槽结构下表面的深度大于N型电荷存储层(6)下表面的结深；

所述N型电荷存储层(6)的上表面具有P型基区(7),所述P型基区(7)的上层中靠近栅电极的一侧具有N+发射区(10);

其