CN110676167A 多沟道鳍式结构的AlInN-GaN高电子迁移率晶体管及制作方法 （西安电子科技大学）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(10)申请公布号CN110676167A

(43)申请公布日2020.01.10

(21)申请号201810710499.3

(22)申请日2018.07.02

(71)申请人西安电子科技大学

地址710071陕西省西安市太白南路2号

(72)发明人王冲王鑫马晓华何云龙郑雪峰王允郝跃

(74)专利代理机构西安嘉思特知识产权代理事务所(普通合伙)61230

代理人孙涛涛

(51)Int.CI.

H01L21/335(2006.01)

H01L29/778(2006.01)

权利要求书2页说明书10页附图3页

(54)发明名称

多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管及制作方法

(57)摘要

CN110676167A本发明涉及一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管及制作方法，所述制作方法包括步骤：在衬底上生长N层AlInN/GaN异质结，其中N≥2;在N层AlInN/GaN异质结上进行刻蚀和台面隔离，形成栅鳍；在最上层AlInN/GaN异质结上方制作源电极、漏电极；在源电极和漏电极之间制作钝化层；制作三维FinFET栅结构的栅电极；制作互连引线。该晶体管及制作方法采用多沟道异质结结构和FinFET的三维栅结构，提高器件跨导的栅压放大范围，降低器件的关态泄漏

CN110676167A

电阻。

在衬底上生长

在衬底上生长N层AlInN/GaN异质结，其中，N≥2;所述AlInN/GaN异质结是通过依次生长GaN层和AIInN势垒层形成的

对所述N层AllnN/GaN异质结进行刻蚀和台面隔离，形成栅鳍

在最上层的AlInN/GaN异质结上方制作源电极和漏电极

在所述源电极和所述漏电极之间制作钝化层

在所述N层AlInN/GaN异质结上制作三维FinFET栅结构的栅电极，所述榧电极覆盖在所述最上层AlInN/GaN异质结的顶部和所述N层AlInN/GaN异质结的侧壁

制作所述源电极、所述漏电极和所述栅电极的引线

CN110676167A权利要求书1/2页

2

1.一种多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，包括如下步骤：

S1、在衬底上生长N层AlInN/GaN异质结；所述AlInN/GaN异质结是通过依次生长GaN层和AlInN势垒层形成的，其中N≥2;

S2、对所述N层AlInN/GaN异质结进行刻蚀和台面隔离，形成栅鳍；

S3、在最上层的AlInN/GaN异质结上方制作源电极和漏电极；

S4、在所述源电极和所述漏电极之间制作钝化层；

S5、在所述N层AlInN/GaN异质结上制作三维FinFET栅结构的栅电极，所述栅电极覆盖在所述最上层AlInN/GaN异质结的顶部和所述N层AlInN/GaN异质结的侧壁；

S6、制作所述源电极、所述漏电极和所述栅电极的引线。

2.根据权利要求1所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，

所述衬底为蓝宝石衬底或SiC衬底。

3.根据权利要求1所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，

所述N层AlInN/GaN异质结自下而上包括：第一层AlInN/GaN异质结、第二层AlInN/GaN异质结至第N层AlInN/GaN异质结；

第一层AlInN/GaN异质结中GaN层的厚度为1～2μm,AlInN势垒层的厚度为10～15nm;所述AlInN势垒层中In组份占比为16～18%;

第二层AlInN/GaN异质结到第N层AlInN/GaN异质结的结构相同，其中GaN层的厚度为15~25nm,AlInN势垒层的厚度为10～15nm;所述AlInN势垒层中In组份占比为16～18%。

4.根据权利要求3所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，

所述步骤S2包括：

S21、在所述N层AlInN/GaN异质结制作宽度为30～100nm的栅鳍掩模图形；

S22、对所述栅鳍掩模图形进行台面隔离和刻蚀，形成栅鳍。

5.根据权利要求3所述的多沟道鳍式结构的AlInN/GaN高电子迁移率晶体管的制作方法，其特征在于，

所述步骤S3包括：

S31、在最上层AlI