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- 2026-02-12 发布于山东
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淮阴工学院
EDA技术实验指导书
编者:叶小婷
电子与电气工程学院
2022年6月7日
名目
实验一基于QUARTUSII图形输进电路的设计1
实验二基于VHDL格雷码编码器的设计16
实验三含异步清零和同步使能的加法计数器18
实验四八位七段数码管动态显示电路的设计20
实验五数控分频器的设计22
实验六图形和VHDL混合输进的电路设计23
实验七四位并行乘法器的设计26
实验八根基触发器的设计28
实验九四位全加器设计30
实验十矩阵键盘显示电路的设计32
实验十一用VHDL设计七人表决器35
实验十二用VHDL设计四人抢答器37
实验九熟悉PROTEL99环境39
实验十原理图设计42
实验十一元件制作与网络表操作44
实验十二印刷电路板设计47
附录一实验箱常用管足分配表 49
附录二参考程序 51
实验一基于QUARTUSII图形输进电路的设计
一、实验目的
1.通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2.初步了解QUARTUSII原理图输进设计的全过程。
3.掌握组合逻辑电路的静态测试方法。
二、实验设备
PC机一台;
AlteraBlaster下载器一根;
THGSC-3型实验箱一台。
三、实验原理
3-8译码器三输进,八输出。当输进信号按二进制方式的表示值为N时,输出端标号为N的输出端输出高电平表示有信号产生,而其它因此为低电平表示无信号产生。因为三个输进端能产生的组合状态有八种,因此输出端在每种组合中仅有一位为高电平的情况下,能表示所有的输进组合。
译码器不需要像编码器那样用一个输出端指示输出是否有效。但能够在输进中进进一个输出使能端,用来指示是否将当前的输进进行有效的译码,当使能端指示输进信号无效或不用对当前信号进行译码时,输出端全为高电平,表示无任何信号。本例设计中没有考虑使能输进端,自己设计时能够考虑进进使能输进端时,程序如何设计。
四、实验内容
在本实验中,用三个拨动开关(SW1~SW3)来表示三八译码器的三个输进〔A、B、C〕;用八个LED来表示三八译码器的八个输出〔D1~D8〕。通过输进不同的值来瞧瞧输进的结果与三八译码器的真值表是否一致。实验箱中的拨动开关,当开关闭合〔拨动开关的档位在下方〕时其输出为低电平,反之输出高电平。实验箱中的拨动开关与FPGA的接口电路,LED灯与FPGA的接口电路以及拨动开关、LED与FPGA的管足连接在用户手册中都做了具体讲明,那个地点不再赘述。
五、实验步骤
下面将通过那个实验,向读者介绍QUARTUSII的名目文件的生成、编译、管足分配以及时序仿真等的操作过程。
建立工程文件
1〕选择“开始程序AlteraQuartusII”,运行QUARTUSII软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件,出现如图1-1所示,要是是第一次展开QUARTUSII软件可能会有其它的提示信息,使用者能够依据实际情况进行设定后进进图1-1所示界面。
2〕选择软件中的,新建一个工程。如图1-2所示。
3〕点击图1-2中的Next进进工作名目,工程名的设定对话框如图1-3所示。第一个输进框为工程名目输进框,用户能够输进如e:/eda等工作路径来设定工程的名目,设定好后,所有的生成文件将放进那个工作名目。第二个输进框为工程名称输进框,第三个输进框为顶层实体名称输进框。用户能够设定如exp1,一般情况下工程名称与实体名称相同。使用者也能够依据自已的实际情况来设定。
图1-1QUARTUSII软件运行界面
图1-2新建工程对话框
工程
工程名目
工程名目
工程名称
顶层实体名称
图1-3指定工程名称及工作名目
4〕点击Next,进进下一个设定对话框,按默认选项直截了当点击Next进行器件选择对话框。如图1-4所示。那个地点选用CycloneII系列芯片EP2C35F672C
图1-4器件选择界面
首先在对话框的左上方的Family下拉菜单中选取CycloneII,在右边的Speedgrade下拉菜单中选取8,在左下方的Availabledevices框中选取EP2C35F672C8,点击Next完成器件的选取,进进
图1-5EDATOOL对话框
5〕点击Next出现新建工程往常所有的设定信息,如图1-6所示,点击Finish完成新建工程的建立。
图1-6新建工程信息
建立图形设计文件
1〕筹建好设计工程后,选择FileNew…菜单,出现图1-7所示的新建设计文件类型选择窗口。那个地点以建立图形设计文件为例进行讲明,其它设计输进方法与之根基相同。
图1-7新建设计文件选择窗口
2〕在New对话框〔图1-7〕中选择DesignFiles页下的BlockDiagram/SchematicFile,点击OK按钮,展开图形编辑器对
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