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2025年CPU设计专项训练真题

考试时间：______分钟总分：______分姓名：______

一、

简述RISC和CISC指令集架构在设计思想、指令格式、指令功能复杂度、执行速度、硬件复杂度等方面的主要区别。

二、

在一个五级流水线的处理器中，假设每个阶段（IF,ID,EX,MEM,WB）的延迟均为1个时钟周期。若处理器采用“阻塞”（Stall）方式处理数据冒险，且分支指令位于第4个时钟周期被取指。当发生数据冒险时，计算执行以下指令序列所需的时钟周期数：`LDR1,0(x1)`;`ADDR2,R1,R3`;`LDR4,4(x2)`;`ADDR5,R4,R6`。假设R1在`ADDR2,R1,R3`执行完毕后才被`LDR4,4(x2)`使用，且`ADD`指令的结果在WB阶段写入寄存器。

三、

设计一个能够执行加法（ADD）、减法（SUB）、与（AND）、或（OR）四种操作的组合逻辑ALU。输入为两个4位操作数A和B，以及一个2位操作码OP（00为ADD，01为SUB，10为AND，11为OR）。输出为运算结果Y。请写出ALU的输出逻辑方程（用A,B,OP表示Y）。

四、

假设一个单周期CPU的数据通路如下图所示（仅为示意，非真实连接）：

（此处假设有一个5位地址的PC，一个4位地址的内存地址寄存器MAR，一个4位数据寄存器MDR，一个16位通用寄存器R1和R2，ALU输出到寄存器组写回端）。假设控制器发出信号MREQ（访存请求）、Read（读）、Write（写）、ALUSrc（ALU源选择）、RegWrite（寄存器写使能）、PCSrc（PC源选择）、Opcode（操作码）等。请简述在执行`LDR1,Mem[PC+4]`指令时，控制器需要发出哪些信号，以及这些信号在哪个阶段（IF,ID,EX,MEM,WB）发出？说明ALUSrc和PCSrc应选择什么值？（提示：此题无需绘制逻辑图，只需描述信号时序和值）。

五、

什么是控制冒险（控制Hazards）？简述硬布线控制器和微程序控制器在处理分支指令等控制冒险时的主要区别和局限性。硬布线控制器如何预测分支目标地址？微程序控制器如何实现分支转移？

六、

解释以下流水线技术术语：

1.数据冒险（DataHazard）

2.结构冒险（StructuralHazard）

3.流水线停顿（Stall/PipelineBubble）

4.指令转发（InstructionForwarding/Bypassing）

七、

设计一个简单的单周期CPU控制器的状态转移图。该CPU支持以下指令：`ADDR1,R2,R3`；`SUBR1,R2,R3`；`LDR1,Mem[addr]`；`STR1,Mem[addr]`。假设有四个状态：`FETCH`（取指）、`DECODE`（译码）、`EXECUTE`（执行，ALU运算或访存准备）、`WRITEBACK`（写回）。请标明状态转换的条件（操作码或寄存器操作）以及对应状态发出的控制信号（如PCSrc,ALUSrc,RegWrite,MREQ,Read,Write等）。假设控制器有四个控制信号输出：`regwrite`,`memwrite`,`aluop`,`pcsrc`。

八、

在一个两级Cache（L1和L2）的存储器系统中，L1Cache的命中率为90%，未命中率（即访问主存）为10%。L2Cache命中率为80%（仅当L1未命中时才检查L2）。假设某程序访问主存的请求率为每周期1次。计算该程序每周期访问主存的次数（即主存请求率）。如果程序运行了1000个周期，大约有多少次访问直接命中了L1Cache？有多少次最终访问了主存？

九、

什么是指令级并行（ILP）？简述超标量（Superscalar）处理器和VLIW（VeryLongInstructionWord）处理器是如何实现ILP的。比较这两种实现方式的优缺点。超标量处理器需要解决哪些主要的资源冲突问题？

十、

设计一个单级分支预测器。假设分支目标地址保存在一个4位的全局寄存器中。分支指令的地址保存在PC寄存器中。当发生分支时，控制器根据一个简单的“是否为分支”标志位来判断是否需要使用预测地址。请简述该预测器的工作原理，并说明其可能存在的局限性。如果要用两个这样的预测器，可以如何提高预测的准确性？（提示：可以简单提及分支历史表等概念，无需详细设计）。

试卷答案

一、

RISC（精简指令集计算机）与CISC（复杂指令集计算机）的主要区别在于：

1.设计思想：RISC追求指令简单、规整、统一，指令执行时间在一个时钟周期内完成；CISC追求用少量复杂