CN109788646A 用于集成电路制作的方法 （台湾积体电路制造股份有限公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利申请

(10)申请公布号CN109788646A

(43)申请公布日2019.05.21

(21)申请号201810195079.6

(22)申请日2018.03.09

(30)优先权数据

62/586,6212017.11.15US

15/867,4372018.01.10US

(71)申请人台湾积体电路制造股份有限公司

地址中国台湾新竹科学工业园区新竹市力

行六路八号

(72)发明人彭丹平屈帅哥徐方博裴大牛何力键雷俊江

(74)专利代理机构南京正联知识产权代理有限公司32243

代理人顾伯兴

(51)Int.CI.

HO5K3/00(2006.01)

权利要求书1页说明书21页附图10页

(54)发明名称

CN109788646

CN109788646A

(57)摘要

本文中公开用于大面积光刻仿真的同步化平行图块计算技术的实例来解决图块边界问题。一种用于集成电路(IC)制作的示例性方法包括：接收IC设计布局；将所述IC设计布局分割成多个图块；对所述多个图块实行仿真成像过程；通过对来自所述多个图块的最终同步化图像值进行组合，来产生经修改IC设计布局；以及提供所述经修改IC设计布局来用于制作掩模。实行所述仿真成像过程包括对所述多个图块中的每一者执行多个成像步骤。执行所述多个成像步骤中的每一者包括通过相邻图块之间的数据交换，对来自所述多个图块的图像值进行同步。

900

管理者机器接收IC设计布局

管理者机器将IC设计布局分割成多个图块

工作者机器对所述多个图块执行仿真成像过程，其中执行仿真成像过程包括对所述

多个图块中的每一者执行多个成像步骤，其中执行所述多个成像步骤中的每一者包

括通过相邻图块之间的数据交换，对来自所述多个图块的图像值进行同步

管理者机器通过对来自所述多个图块的最终同步化图像值进行组合，来产生经修改IC设计布局

管理者机器提供经修改IC设计布局来用于制作掩模

CN109788646A权利要求书1/1页

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1.一种用于集成电路制作的方法，其特征在于，所述方法包括：

接收集成电路设计布局；

将所述集成电路设计布局分割成多个图块；

对所述多个图块执行仿真成像过程，其中实行所述仿真成像过程包括对所述多个图块中的每一者执行多个成像步骤，其中执行所述多个成像步骤中的每一者包括通过相邻图块之间的数据交换，对来自所述多个图块的图像值进行同步；

通过对来自所述多个图块的最终同步化图像值进行组合，来产生经修改集成电路设计布局；以及

提供所述经修改集成电路设计布局来用于制作掩模。

CN109788646A说明书1/21页

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用于集成电路制作的方法

技术领域

[0001]本发明的实施例涉及用于集成电路制作的方法，更具体来说，涉及一种用于大面积光刻仿真的同步化平行图块计算的方法。

背景技术

[0002]半导体装置行业已经历快速发展。在半导体装置的演进过程中，在特征大小已减小的同时，功能性密度已普遍增大。这种按比例缩减工艺通过提高生产效率及降低相关联成本来提供效益。此种按比例缩减也增大了设计及制造这些装置的复杂性。

[0003]举例来说，应用于半导体装置的设计及制造的一种技术是光学邻近效应校正(opticalproximitycorrection,OPC)。OPC包括施加使半导体装置的光掩模设计布局变更的特征，以补偿例如因光穿过光掩模上的次波长特征进行的衍射、透镜系统的带宽限制效应(bandlimitingeffect)以及在光刻期间对光致抗蚀剂进行的化学工艺而造成的畸变。因此，OPC使得衬底上的电路图案能够更接近地与集成电路(integratedcircuit,IC)设计者为半导体装置所设计的布局共形(conform)。随着工艺节点缩减，OPC工艺及所得图案变得更为复杂。还存在反向光刻技术(inverselithographytechnology,ILT),ILT可在光掩模或掩模版(reticle)