基于Verilog HDL的仿真概述.pdf

集成电路设计基础及工程实践

基于VerilogHDL的仿真

刘贵鹏

测试仿真

在大规模集成电路设计中,设计的仿真验证所需时

间长,工作量大,占整个设计70%以上工作量。因

此设计方式也是VerilogHDL程序设计的重要方面。

实际电路——采用可综合代码设计

测试仿真——可综合+不可综合

测试仿真

◼Testbench或者称为测试基准,它为测试或仿真一个VerilogHDL程序搭建了一个

平台,我们给被测试的模块施加激励信号,通

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