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SV（SystemVerilog）面试题及详细答案

一、基础语法类（必问，考察基础掌握程度）

1.请说明SystemVerilog和Verilog的核心区别，结合实际项目说说你常用的SV新增特性

答案：核心区别在于SV在Verilog基础上，强化了验证能力、数据类型和编程灵活性，弥补了Verilog仅适用于硬件描述、验证能力薄弱的问题，是“描述+验证”一体化的语言。

实际项目中常用的SV新增特性（结合场景）：

1.新增数据类型：logic型（可综合，支持多驱动，解决Verilog中reg和wire的混淆问题，比如在模块端口定义时，用logic替代reg，无需区分输入输出的驱动类型）、枚举类型（enum），比如定义状态机时，用enum{IDLE,READ,WRITE}state;清晰直观，避免用魔法数字，降低维护成本。

2.面向对象（OOP）特性：类（class）、继承、多态，主要用于UVM验证环境搭建，比如定义transaction类封装接口信号，定义driver类、monitor类，通过继承实现代码复用，比如自定义driver继承uvm_driver，重写run_phase方法。

3.接口（interface）：替代Verilog的端口列表，将相关信号封装在一起，比如axi4接口，定义interfaceaxi_if();包含addr、data、val