FPGACPLD数字电路设计经验分享.pdfVIP

1数字电路设计中的几个基本概念:

1.1建立时间和保持时间：

建立时间(setuptime)是指在触发器的时钟信号上升沿到来以前，数据稳定

不的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发

器；保持时间(holdtime)是指在触发器的时钟信号上升沿到来以后,数据稳

定不的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定

传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时

间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和

保持时间

x数据一

-th-|

时钟I

tsu：建立时间th:保持时间

图1建立时间和保持时间关不图

注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时

间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟