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基于锁相环的倍频时钟抖动性能分析与去耦网络设计

第一章绪论

1.1研究背景

随着半导体工艺节点的持续演进，集成电路的工作频率不断提升，时钟系统作为数字芯片的“心跳”，其性能直接影响整个系统的运行质量。锁相环（Phase-LockedLoop，PLL）作为片上时钟生成的核心模块，承担着将参考时钟倍频至系统所需高频时钟的关键任务。在现代SoC芯片中，PLL输出的倍频时钟驱动着处理器内核、高速接口、数据转换器等关键模块，其抖动性能直接决定了系统的时序裕量和信号完整性。

在实际的芯片工作环境中，电源噪声是影响PLL时钟抖动的主要干扰源之一。片上电源网络中的电压波动通过电源供电路径耦合至PLL内部电路，引起振荡器频率的扰动，最终体现为输出时钟的时序抖动。此外，片上其他数字模块的开关噪声通过共享电源网络注入PLL，形成周期性或随机性的干扰，进一步恶化时钟质量。随着芯片集成度的提高，多核处理器、大规模存储器、高带宽通信接口等模块共享同一电源域，电源噪声问题愈发突出。

现有技术方案在抑制电源噪声方面存在明显局限。传统片上低压差线性稳压器（LowDropoutRegulator，LDO）虽然能够提供一定的电源噪声抑制能力，但其带宽限制和负载调整能力难以满足高频PLL对电源纯净度的严格要求。简单增加去耦电容的方式会占用大量芯片面积，且对低频噪声的抑制效果有限。因此，设计高性