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芯动验证笔试题及详细答案

考试时长：90分钟满分：100分适用岗位：数字IC验证工程师（校招/社招基础岗）

说明：题目贴合芯动验证实际笔试重点，侧重工程实操能力，避免纯概念背诵，答案结合项目实操细节，无冗余表述，贴合工程师答题习惯。

一、选择题（不定项，每题5分，共20分，错选不得分，少选得2分）

下列关于Verilog中线网类型与变量类型的描述，错误的是（）

A.wire型变量默认值为高阻态（z），无法存储数据，需由持续驱动源驱动

B.reg型变量可存储数据，仅能在always块或initial块中被赋值

C.logic型是SystemVerilog新增类型，可替代wire和reg，支持连续赋值和过程赋值

D.wire型变量可直接在initial块中赋值，实现数据暂存

关于SystemVerilog约束随机，下列说法正确的是（）

A.rand修饰的变量，每次随机都会产生不同值，无需额外处理

B.constraint约束可通过solve...before调整随机优先级

C.可通过disableconstraint语句临时关闭指定约束

D.randc修饰的变量，会遍历所有可能值后再重复，适合产生不重复序列