时序逻辑部分课程设计题目2018.pptVIP

时序逻辑部分课程设计一、注意事项：学号奇数的同学做1、序列信号发生器，产生7XX(后两位是学号后两位)对应的二进制序列（从高位到低位）。（建议使用计数器加数选、D触发器、移位寄存器等方式实现）学号偶数的同学做2、序列信号检测器，检测7XX(后两位是学号后两位)对应的二进制序列（从高位到低位）。（要求画出状态转移输出表或状态转移图，建议使用D触发器、移位寄存器等方式实现）每个同学都要求用2种以上的方法实现。要求用硬件电路实现，时钟频率均为1Hz，每种方法写出详细的电路设计过程与最终电路图。选一种方法进行电路仿真，并要求展示出仿真结果。2、第16周周日（6月24日）以前发QQ离线文件或发QQ邮箱给助教。收到回复为发送成功。要求制成讲解PPT.用multisim原理图方式设计，至少2种方法方案介绍。至少选择一种对实际运行后的输入输出仿真波形进行屏幕截图，或者采用对仿真电路完成演示结果录像。将结果粘贴在PPT文档里，并对实现原理以及测试情况加以说明，PPT在6页以内；如发至邮箱，请以附件形式发送。邮件和附件名称统一为：学号_题号.ppt，例如2016020907008_2.ppt一、注意事项：输入仿真方法提示