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基于FPGA的稀疏卷积神经网络硬件加速设计

摘要

随着计算机视觉技术的广泛应用，卷积神经网络（CNN）在图像识别、目标检测等任务中取得了显著成功。然而，CNN模型通常参数量巨大、计算密集，导致其在资源受限的嵌入式或边缘计算场景中部署困难。尽管模型剪枝等技术可以生成高稀疏度的网络以减少计算量，但通用处理器（如CPU、GPU）在处理不规则稀疏计算时效率低下，难以充分利用稀疏性带来的性能增益。因此，设计专用的硬件加速器以实现高效稀疏CNN推理成为关键问题。

本课题旨在设计并实现一个基于现场可编程门阵列（FPGA）的稀疏卷积神经网络硬件加速器。设计目标包括：优化稀疏CNN的前向推理算法，使其适配硬件并行架构；利用FPGA的并行计算资源和可重构特性，设计高效的数据流和计算单元；最终在FPGA平台上实现一个能够高效完成图像特征提取与目标检测任务的加速系统。论文遵循“需求分析→总体设计→详细设计→实现→测试”的工程化递进思路展开。

全文共分为八章。第一章绪论阐述研究背景、目的与意义。第二章介绍稀疏CNN、FPGA硬件设计等关键技术。第三章进行系统级的需求分析，明确功能与非功能指标。第四章提出系统的总体架构，包括计算单元、存储层次和控制逻辑设计。第五章深入详细设计，涵盖稀疏卷积计算、数据压缩与调度等核心模块。第六章描述在VivadoHLS及Verilog环境下的具体实现过程。第