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基于存算一体架构的内存计算单元设计与实现

摘要

在传统冯·诺依曼架构中，运算器与存储器之间的数据搬运已成为制约能效与性能的核心瓶颈。

尤其是在深度神经网络等数据密集型算法中，大量乘累加操作引发的频繁访存导致功耗急剧上升，即“内存墙”问题。

本课题针对这一痛点，设计并实现了一款基于存算一体架构的数字内存计算单元，旨在将部分计算逻辑嵌入存储阵列附近，显著减少数据搬运功耗，提升特定算法在存储器内的执行效率。

本文遵循“需求分析→总体设计→详细设计→实现→测试”的工程递进思路，系统性地完成设计全过程。

首先，分析存内计算单元的设计目标与非功能指标，明确支持8位整数乘累加运算的核心需求。

其次，在总体架构层面，提出由SRAM权重存储阵列、乘累加运算阵列、控制状态机与数据接口构成的模块化设计方案，并对各模块进行详细划分与接口定义。

再次，在详细设计中，深入阐述SRAM存储模块、流水线乘法累加器及控制器的具体实现逻辑，并给出关键算法伪代码与状态转移规则。

随后，基于Verilog硬件描述语言完成RTL级实现，并通过功能仿真与逻辑综合评估其性能与面积。

最后，搭建测试环境，对设计进行功能验证与性能分析，测试结果表明该单元在200MHz工作频率下，能效比达到1.2TOPS/W，面积仅为0.18mm2，满足设计指标。

本设计的核心创新点在于采用全数字存内计算方案，将SRAM存储阵列与