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本文介绍了数字设计中静态时序分析(StaticTimingAnalysis)和形
式验证(FormalVerification)的一般方法和流程。这两项技术提高了时序分析和
验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用Synopsys公
司的PrimeTime进行静态时序分析，用Formality进行形式验证。由于它们都
是基于Tcl(ToolCommandLanguage)的工具，本文对Tcl也作了简单的介绍。
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静态时序分析形式验证PrimeTimeFormalityTcl
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