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高速比较器的迟滞控制与输入失调校准的逐次逼近寄存器（SAR）逻辑设计

摘要

高速比较器是模数转换器（ADC）、高速串行接口及传感器读出电路中的核心模块，其分辨率与精度直接决定系统性能的边界。然而，在深亚微米工艺下，晶体管本征闪烁噪声与热噪声随信号带宽增大而显著恶化，导致比较器输出频繁出现误翻转，严重制约了系统的有效位数与误码率指标。

本课题针对这一核心痛点，提出一种融合可编程迟滞控制与后台输入失调校准的逐次逼近寄存器（SAR）控制逻辑设计方案。该方案在传统SAR逻辑的基础上，引入迟滞电平动态调节机制，通过数字码控制差分对负载电流，抑制噪声引起的误触发；同时，设计基于符号检测的自适应失调校准算法，利用SAR转换空闲周期注入校正信号，使失调电压逐步收敛至亚毫伏量级。

论文按照工程递进逻辑展开：首先，分析高速比较器噪声与失调的系统性影响，明确设计目标；其次，完成SAR逻辑的总体架构与模块划分；然后，详细阐述迟滞控制与校准算法的状态机设计；最后，搭建仿真验证平台，对比较器分辨率、失调电压收敛速度及迟滞范围进行量化评估。仿真结果表明，该设计在1GHz时钟频率下，迟滞可编程范围为±2mV至±20mV，输入失调电压经200次校准周期后收敛至0.5mV以内，有效解决了高速场景下的噪声误翻转问题，为高精度混合信号集成电路提供了一种高鲁棒性的数字辅助设计方案。

第一章绪论

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