现场可编程逻辑系统设计要诀揭秘.pptVIP

第5章现场可编程逻辑系统的设计技巧;5.1同步电路设计技巧;5.1.1同步电路与异步电路的基本概念

数字系统的电路通常由组合逻辑、时序逻辑或者两者混合组成。对于时序逻辑电路，其基本结构如图所示。

;图5-2时序电路结构框图

(a)同步时序逻辑电路；(b)异步时序逻辑电路;将图5-23所示电路改为流水线的结构，如图5-24所示，即在两级串行组合逻辑之间嵌入触发器PIPE-FFS。

图5-11异步“去除”电路

对于如图所示的时钟分配电路，为了减少时钟CLK1和CLK2之间的时钟偏移，可采用额外的缓冲器BUFG来降低CLK2的时钟偏移。

1FPGA实现中的基本时延

图5-16异步输入信号同步化电路

这时需要分两种情况考虑：

图5-6不好的时钟分配电路

对于如图5-17所示电路，前后两个触发器之间为某一逻辑功效，CLK1和CLK2分别是前后两个触发器的时钟信号。

图5-18附加触发器以预防出现不确定态

1.

但是，这么的电路并不能完全抑制时钟波形的变形。

但是，这么的电路并不能完全抑制时钟波形的变形。

也能够反过来，采用预期的时钟频率来决定电路设计中允许使用的CLB的串级数。

在同步逻辑电路的系统中，假如存在两个时钟信号，且对于包容