集成电路EDA开发与应用：集成电路版图设计 课件 项目七 锁相环芯片设计.pptx

项目七：锁相环芯片设计

介绍; 锁相环（PhaseLockedLoop,PLL)）是一种把输出相位和输入相位相比较以稳定输出信号频率的负反馈控制系统，可广泛用于频率合成、数字电路时钟边沿同步、时钟恢复电路等领域。;3;4;5;6;ADF4368锁相环芯片介绍; 锁相环作用是让两个信号的“节奏”完全同步，比如让一个电路的输出信号和输入信号的频率、相位对齐。;9;10;锁相环芯片核心参数指标; 锁相环的核心参数指标及ADI公司的芯片ADF4368的指标数值范围介绍如下：

输出频率频率范围，Outputfrequencyrange：800MHzto12.8GHz；

参考输入频率，r