数字电路与逻辑设计——基于Verilog HDL和Quartus Prime（新形态版）课件 第10章 用Verilog描述电路模块.pptx

用Verilog描述数字电路模块

组合电路—多路选择器用逻辑运算符直接描述逻辑函数式MUX2_1选择器modulemux21_dataflow( inputa, inputb, inputsel, outputf); assignf=sela|~selb;endmodule用过程块描述行为modulemux21_behave( inputa, inputb, inputsel, outputregf); always@(*) begin if(sel) f=a; else f=b; endendmodule参数定义数据宽度modu