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理邦电子FPGA实习模拟卷

考试时间：______分钟总分：______分姓名：______

一、选择题（每题2分，共20分）

1.下列哪一项不是组合逻辑电路的特点？

A.输出仅取决于当前输入状态

B.存在反馈回路

C.无记忆性

D.输出变化滞后于输入变化

2.一个D触发器，初始状态为0，在时钟上升沿作用下，输入D为1，其下一个状态为？

A.0

B.1

C.保持原状态

D.不确定

3.在Verilog中，用于表示信号类型的`reg`和`wire`，下列描述正确的是？

A.`reg`可以驱动多个驱动源，`wire`不能

B.`wire`用于连续赋值，`reg`用于过程赋值

C.两者都是用于描述组合逻辑

D.`reg`需要时钟边沿触发赋值，`wire`不需要

4.以下哪个语句在Verilog中用于描述时序逻辑行为？

A.`assign`

B.`initial`

C.`always@(posedgeclk)`

D.`reg`

5.在FPGA设计中，进行逻辑综合的主要目的是？

A.生成仿真波形

B.优化设计以满足时序和面积要求

C.下载程序到FPGA

D