IEC 62530-2：2023 SystemVerilog-第2部分通用验证方法语言参考手册标准立项发展报告.docx

通用验证方法语言参考手册标准立项发展报告

StandardizationDevelopmentReport:UniversalVerificationMethodologyLanguageReferenceManual

摘要

随着集成电路设计复杂度持续攀升，功能验证已成为芯片开发流程中耗时最长、成本最高的环节。通用验证方法学（UniversalVerificationMethodology,UVM）作为基于SystemVerilog构建的行业事实标准验证框架，自2011年Accellera发布UVM1.0以来，已在全球集成电路设计领域获得广泛部署。国际电工委员会（IEC