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CMOS模拟集成电路设计 版图 提纲 1、概述 2、模拟电路的版图技术 3、衬底耦合 1、概述 版图 2、模拟电路的版图技术 2.1 叉指晶体管 2.2 对称性 2.2 对称性（续） 2.2 对称性（续） 2.3 参考源的分布 2.3 参考源的分布（续） 2.4 无源器件 2.4 无源器件（续） 2.4 无源器件（续） 2.4 无源器件（续） 2.4 无源器件（续） 2.4 无源器件（续） 2.5 连线 3、衬底耦合 衬底耦合效应 减小衬底耦合效应的措施 减小衬底耦合效应的措施 减小衬底耦合效应的措施 减小衬底耦合效应的措施 小结 版图技术： 设计规则：设计者与foundry的interface 对称性 衬底耦合： 减小衬底耦合噪声 地反射 * Cp源漏周边分布电容。 衬底与模拟地相连，则数字部分的衬底噪声则会出现在模拟地上，但可以保证衬底地与模拟地变化一致。因此，一般采用这种结构。 衬底与数字地相连，则数字部分地噪声会出现在“地”上。 提纲 概述 设计规则：最小宽度、间距、包围、延伸 latchup、ESD、天线效应 模拟电路的版图技术 叉指晶体管可以降低S/D结面积和栅电阻； 设计时，栅电阻应小于其跨导的倒数；低噪中，栅电阻是1/gm的1/5到1/10 叉指数N↑→周边电容CP↑ 模拟电路的版图技术 模拟电路的版图技术 模拟电路的版图技术 模拟电路的版图技术 模拟电路的版图技术 减小失配 模拟电路的版图技术 电阻 模拟电路的版图技术 电阻 NWELL电阻 模拟电路的版图技术 电阻 工艺导致的变化±20%~ ± 30% 30000 20000 -1500 1000 N-well -500 500 1600 100 P+ diff -500 500 1500 70 N+ diff 50 50 200 30 P+ poly 50 50 -800 30 N+ poly BC [ppm/V] VC [ppm/V] TC ppm/°C 25°C R/? [W/?) Layer 模拟电路的版图技术 电容 big big ~1000 Junction capacitors 120 Poly-substrate 50~60 Metal-poly 30~40 Metal-substrate 30 20 50 Metal-metal 25 10 1000 Poly-poly (option) big huge 5300 Gate TC [ppm/°C] VC [ppm/V] Capa. [aF/mm2] Type 工艺导致的变化±5%~ ± 20% 模拟电路的版图技术 电感 S W D P-silicon Substrate Oxide Via2 M2 M3 片上螺旋电感: D: 直径 W: 线宽 S: 间距 N: 圈数 参数: D, 决定于面积约束. W, S 和 N根据优化以下参数得到 Desired inductance L High quality factor Q High self-resonant frequency fSR 模拟电路的版图技术 电感 D: 直径: D? – Q ? but fsr? as parasitic capacitance between substrate and the spiral increases. A good design usually has D 200 mm W: 线宽 Medal width should be as wide as possible. W ? – Q ? as Rs ? However, W Wopt, skin effects appear in metal traces, increasing Rs. A good design uses 10 mm W 20 mm S: 间距 Spacing should be as small as possible. S ? – L ↓ as mutual inductance decreases. Use minimum metal spacing in the technology N: 圈数 Use a value that gives a layout convenient to work other parts of circuits 模拟电路的版图技术 利用差动信号将串扰转换成共模干扰 屏蔽 电压降 衬底耦合 衬底耦合 采样差动电路形式 数字信号与时钟以互补形式分布 采样更精确的工作模式，如信号采样 使与衬底相连的内引线的电感最小 保护环 衬底耦合 地反射 由于电路的瞬间大电流，造成相对于“外部地”的衬底电压反射 因此，衬底与芯片内部的“地”连接到一起连接到外部，并且模拟与数字