基于FPGA的快速图像处理系统的设计(中英文翻译).doc

基于FPGA的快速图像处理系统的设计 摘要 我们评估、改进硬件、软件架构的性能，目的是为了适应各种不同的图像处理任务。这个系统架构采用基于现场可编程门阵列（FPGA）和主机电脑。PC端安装Lab VIEW应用程序，用于控制图像采集和工业相机的视频捕获。通过USB2.0传输协议执行传输。FPGA控制器是基于ALTERA的Cyclone II芯片，其作用是作为一个系统级可编程芯片（SOPC）嵌入NIOSII内核。该SOPC集成了CPU，片内、外部内存，传输信道，和图像数据处理系统。采用标准的传输协议和通过软硬件逻辑来调整各种帧的大小。与其他解决方案作比较，对其一系列的应用进行讨论。 关键词：软件/硬件联合设计；图像处理；FPGA；嵌入式 1、导言 传统的硬件实现图像处理一般采用DSP或专用的集成电路（ASIC）。然而，随着对更高的速度和更低的成本的追求，其解决方案转移到了现场可编程门阵列（FPGA）身上。FPGA具有并行处理的特性以及更好的性能。当一个程序需要实时处理，如视频或电视信号的处理，机械操纵时，要求非常严格，FPGA可以更好的去执行。当需要严格的计算功能时，如滤波、运动估算、二维离散余弦变换（二维DCTs ）和快速傅立叶变换（ FFTs ）时，FPGA能够更好地优化。在功能上，FPGA更多的硬件乘法器、更大的内存容量、更高的系统集成度，轻而易举地超越了传统的DSP。以计算机为基础的成像技术的应用和基于FPGA的并行控制器，这需要生成一个软硬件接口来进行高速传输。本系统是一个典型的软硬件混合设计产品，其中包括电脑主机中运行的LvbVIEW进行成像，配备了摄像头和帧采集，在另一端的Altera的FPGA开发板上运行图像滤波器和其他系统组件。图像数据通过USB2.0进行高速传输。各硬件部件和FPGA板的控制部分通过嵌入的NIOSII处理器进行关联，并利用USB2.0作为沟通渠道。 2、设计工具概述 通过FPGA设计DSP系统往往采用高级别算法开发工具和硬件描述语言，例如MATLAB。它也可采用具有第三方知识产权的IP内核执行典型的DSP功能或高速通信协议。在我们的应用中，我们使用的模型设计工具例如Mathworks Simulink来建立DSP。将其生成HDL代码后利用Quartus II与其他硬件设计文件综合。 SOPC-Builder作为一个工具驻留在Quartus环境中，其作用是将NIOSII与外部逻辑硬件或标准外设融为一体。SOPC-Builder提供了一个界面结构，以互联NIOSII和外部存储器、滤波器、以及主机电脑。 3、滤波器的模型和应用设计 这个工作的主要目标就是评估主、协处理器进行图像处理的性能，包括嵌入式的NIOSII的性能以及电脑主机与FPGA板之间的USB2.0传输性能。现有FPGA的性能可能会造成图像处理的局限性。为了完成目标，我们建立了一个典型的图像处理应用，以针对FPGA协处理器。包括一个噪声滤波器和一个边缘检测器。降噪和边缘检测这两个基本过程运用到各种机器视觉中，如目标识别，医学成像，下一代的汽车行进路线检测，人员追踪，控制系统等方面。 我们的噪声模型和边缘检测使用了Altera DSPBuilder Libraries in Simulink。这方面有个例子可以从[11]找到，利用高斯3 · 3 kernel降噪。边缘检测利用典型的Prewitt或Sobel滤波器。这些功能可用于合并一系列边缘检测后减少噪声。图1为滤波器的设计框图。 图 1滤波器的设计框图 除了噪声检测和边缘滤波，还有中间处理逻辑关系的模块用于协调NIOS II数据和控制路径还有滤波模块工作时序。这种中间的硬件结构定义为Avalon界面[12]。这个接口不能在Simulink环境下仿真，是相当于嵌入系统的Verilog文件。Avalon执行由一个16位数据输入和输出的路径，相应的读写控制信号和一个控制接口可以选择中间输出高斯滤波或边缘检测。数据的输入输出在逻辑模块的帮助下存入FIFO寄存器。每个接收到的图像帧存入外部SDRAM内存缓冲区，并转换为适用于NIOSII操作的16位数据流的方式。在第五和第六节将讨论NIOSII编码的问题。传入的图像通过一个简单的二维数字有限脉冲响应卷积滤波器，处理在3·3区域范围内相邻像素的灰阶强度。产生缓冲的原理图如图2所示。 图 2 我们假设图像大小为640*480像素。该缓冲电路以同样的方法来为滤波器提供缓冲空间。如果改变帧的大小，我们需要重新设计和编译。延迟数量取决于块的大小，延迟深度取决于每行有多少像素。开发板上具有片外RAM因此不会消耗FPGA逻辑要素。图3从左至右分别为原始图像、高斯滤波图像、边缘滤波图像。 图 3 4、嵌入式系统设计 协处理器执行上述所描述的做为组件的NIOSII