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基于FPGA的提高数字电路可测性方法的研究 基于FPGA的提高数字电路可测性 方法的研究 龚银水 摘 要 随着集成电路的飞速发展，可测性设计提上日程。本文主要创新点是利用FPGA的扩展菊花链提高待测芯片的 可控制性和可观测性的方法。多芯片封装中不支持边界扫描测试结构的芯片，通过引脚引出连接到可编程逻辑器件FPGA 的边界扫描单元，形成边界扫描菊花链，再通过PC机上的边界扫描测试软件对其进行连接性测试。 关键词 可观测性/可控制性； 边界扫描； 可编程逻辑器件 ABSTRACT　With the development of integrated circuit technology,design for test (DFT) is on the agenda. The problem of no boundary scan test structure in one (or more) chip in a system-in-package (SIP) can be solved by connecting the interconnection(s) to be tested to the FPGA to form an enlarged boundary scan daisy chain. In this paper,we propose a new method that the non-test part of a SIP chip can be easily tested with the boundary-scan test utilizing the boundary scan chain of the FPGA. ； ； Keywords: Controllability/Observability boundary scan FPGA 1 引言 路。Breuer[4]研究了敏化路径使节点值输出到原始 输出的可测度，可效率较低。 随 着 集 成 电 路 规 模 越 来 越 大 ， 系 统 芯 片 本 文 提 出 基 于 F P G A 的 扩 展 菊 花 链 以 提 高 SOC(System On Chip ，SOC)快速发展，系 DUT(Device Under Test，DUT) 可控制性和可观测 统 设 计 将 从 “ S O C + 电 路 板 ” 时 代 ， 演 化 到 性的方法。主要步骤为：将FPGA的边界扫描单元 “SOC+SIP(System In Package，SIP)+电路板”时 BSC(Boundary Scan Cell，BSC)与DUT待测的互联 代。高密度多芯片系统级封装(SIP)是将多种功能芯 线路相连(其待测互联线路并不在菊花链，但需要测 片，包括处理器、存储器等功能芯片集成在一个封 试，已在多芯片系统级封装过程中引出待测管脚)， 装内，从而实现一定功能的单个标准封装件，从而 并利用边界扫描软件系统捕获和驱动引脚信号，利 形成一个系统或者子系统。随之而来的是测试引脚 用SCOAP测度并结合实际实验度量电路的可测试 数量大大减少，芯片的可控制性与可观测性降低。 性。实验结果证明：通过使SIP