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实验课程名称 数据收发器 姓名：殷富有 学号：G院系：Computer school of NUDT 专业：微电子 实验目的 1.熟悉使用Verilog Hdl语言； 2.熟悉使用Modelsim、Design Compiler、Linux等工具； 3.掌握用Verilog Hdl对SRAM读写数据； 4.利用状态机分时对SRAM读写。 实验要求 功能描述： 图2.1 数据收发顶层模块图 图2.2 读写SRAM顶层原理图 2.状态 图2.3 数据收发状态图 3.接口说明 类型 名称 位宽 描述 备注 input clk 1 读、写时钟信号维持有效至少 input Data_in 32 并行输入数据 output Data_out 1 串行输出数据 output Full 1 SRAM满信号,高有效 output empty 1 SRAM空信号,高有效 output Data_en 1 串行输出有效，高有效 4.实现思想 由于是单口SRAM不能同时读写数据，我的实现思想是采用状态机不断切换读数据和写数据两个状态，数据输出又要求串行输出，所以读一个数据等32拍后，又继续写数据。 图2.4 SRAM原理图 图2.5 管脚功能描述 图2.6 SRAM读时序操作 图 2.7 SRAM 写时序操作 图2.8 SRAM读写状态切换 程序设计 1.SRAM读写程序 assign full=((write_addr-read_addr)==63);//写满 assign empty=(write_addr==read_addr); //SRAM空 always @(posedge clk) //读,写数据进程 begin if(!rst)begin CEN=1b1; //chip default WEN=4b0000; write_addr=6d0; //写地址清零 read_addr=6d0; //读地址清零 data_en=1b0; //使能无效 i=31; flag=1b0; //初试为写数据 end else begin //单口sram 读写不断切换状态机 case(flag) 1b0:if((wr_p)(!full))begin //写数据 CEN=1b0; WEN=4b0000; address={4b0000,write_addr}; w_mid_data=data_in; //数据写入SRAM write_addr=write_addr+1;//写地址加1 flag=1b1; //下一拍切换到读数据 end 1b1:if(!data_en)begin if((rd_p)(!empty))begin //读数据 CEN=1b0; WEN=4b1111; address={4b0000,read_addr}; r_sig_data=r_mid_data;//读数据 read_addr=read_addr+1;//读地址加1 data_en=1b1; end end else begin if(i0)begin i=6d31; data_en=1b0; flag=1b0; //下一拍切换到写数据 end else begin data_out=r_sig_data[i];//一位一位发送 i=i-1; //要在modesim的界面看到的数据没有反过来要从高位开始发送 end end default:flag=1b0; endcase end end 数据收发激励(Testbench) DATA_R_T DUT(.clk(clk),.rst(rst),.wr_p(wr_p),.rd_p(rd_p), //元件例化 .data_in(data_in),.full(full),.empty(empty), .data_out(data_out),.data_en(data_en)); always #5 clk=~clk; //产生时钟进程 always @(posedge clk)