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元件佈局設計對SiGe HBT高頻特性研究 The effect of layout design on RF characteristic of SiGe HBTs. IC 編號：SiG-92B-03t 指導教授：辛裕明 中央大學電機系 電話：(03)4227151 ext 4468 傳真：(03)4255830 E-mail：yhsin@ee.ncu.edu.tw 設計者：許宏造 中央大學電機研究所 電話：(03)4227151 ext 4592 傳真：(03)4255830 E-mail：s8521014@cc.ncu.edu.tw 一. 摘要 在這次測試晶片下線中，欲採用tsmc 0.35um SiGe HBT 製程，分析base、collector layout對元件高頻特性的影響。設計四種不同的base、collector layout，並比較直流與高頻特性。 二. 計劃緣由與目的 就一般III-V或SiGe HBT技術發展而言，隨著HBT Emitter width尺寸縮小，將有助於元件高頻特性。根據這次tsmc 0.35?m SiGe HBT 所提供的Model做一系列模擬比較，模擬元件以standard NPN ln (Ewidth=0.3?m)與lw(Ewidth=0.9?m)為主。當元件Emitter width尺寸從0.9?m縮小到0.3?m時，fMAX 有增加的趨勢。然而就ln同一組系列中，當元件的Emitter length縮小到1.9?m時，fMAX 反而呈現減小的趨勢，可能原因為Rb×Cbc值的增加。所以，在這次晶片下線中，主要的研究動機是藉由元件Layout設計，改善元件高頻特性，使得元件更有效運用在高速數位/類比電路。 三. 研究方法與成果 這次晶片下線欲修改的電晶體為ln022(Ewidth=0.3?m，ELength=1.9?m)電晶體，修正部份主要包括Base/collector metal contact佈局區域，目的是減小RB、RC 阻值，進而提升fT、 fMAX 高頻特性。圖1(a)為Ln022電晶體原始Layout圖形，作為量測比較。圖1(b)則是在原始電晶體另一邊增加collector metal contact區域，這樣子的目的是為了降低元件RC 阻值。圖1(c)、(d)進而增加Base metal contact 區域，在Layout 修正過程中，必須考慮是否將 造成Cbc值的增加。 (a) (b) (c) (d) 圖1 SiGe HBT Layout 圖2.(a)、(b)所示為Ln、Lw系列Beta對電流密度的關係。圖3.(a)、(b)所示為ln、lw系列fT對電流密度的關係，當Emitter width從0.9?m縮小至0.3?m過程中，CCB、CBE值縮小效應與RE、RC增值效應互相抵消，使得RC delay time不變，所以兩系列中fT最大值幾乎一樣。 圖4.(a)、(b)所示為lw、ln系列fMAX對電流密度的關係，隨著元件縮小，fMAX雖有增加趨勢，增加的幅度卻不大，主要原因是Rb×Cbc與元件尺寸縮小化並不是理想的線性關係；而在ln系列中，當元件Emitter length縮小至1.9?m (ln022)時，fMAX更是呈減小的趨勢，主要原因是Rb增加效應勝於Cbc減小效應，使得Rb×Cbc反而增加。 (a) (b) 圖2 Ln、Lw系列Beta對電流密度的關係 (a) (b) 圖3 ln、lw系列fT對電流密度的關係 (a) (b) 圖4 lw、ln系列fMAX對電流密度的關係 四、預計規格與實測結果 這次下線與量測的元件主要採用Ln系列的製程與Emitter size。直流量測包括I-V特性曲線與Gummel-plot，電流增益最大值約為120~150，崩潰電壓接近2.5V，offset voltage為35mV。高頻特性量測包括元件fT、fMAX值，並針對不同電流密度進行量測。由於元件substrate 具有導電性，元件量測過程必須進行deembedding步驟，將pad與substrate之間的寄生電容效應扣除，得到元件實際的高頻特性。 圖5為SiGe HBT current gain、power gain 高頻特性，元件layout如圖1(a)所示，圖6針對不同電流密度情況下作fT與JC關係圖；由於圖5中power gain 趨勢於高頻情況下並不明確，無法整理得到fMAX與JC關係。 圖5 current gain、power gain 高頻特性