奇数分频电路的设计与实现.pdfVIP

元器件制造与材料 ≥ doi：l0．39690．issn．1563-4795．2011．09．008 奇数分频电路的设计与实现 李 曼 (电子科技大学微电子与固体 电子学院，四川 成都 610054) 摘 要 ：提 出了利用倍频器和格雷码计数器实现等 占空比奇数分频 电路 ，其 中倍频器要严格 控制好时序 。以使整个电路正常工作 。文中给 出了3分频电路的完整设计 ，并且对3分频 电路 进行 了仿真验证 ，结果显示该方案合理可行。全部 电路都采用CMOS元器件构成 ，与现在非常 流行的CMOS-Z-艺相兼容．可以方便的集成到芯片上 ，而且格雷码计数最大的消除了计数时电 路可能产生的冒险现象。 关键词：等 占空比；奇数分频器；倍频器；格雷码计数器 在基于FPGA的数字 电路设计 中，虽然可 以使 励信号频率的纯分数 ，都 叫做分频 。分频 的 目的 用集成锁相环 (EDA软件提供 的宏功能模块)来进 在于只用一个振荡器 f如石英晶体振荡器)通过分 行时钟的分频 、倍频 以及相移设计 ，但是这类锁 频 电路得到所需的不 同频率 的时钟信号 。可用计 相环数量有 限．因此在一些场合需要 自主设计 电 数器和 门电路实现分频或者用 比较器实现分频 。 路进行时钟分频 。 例如5分频电路 ，从0000开始计数 ，当计数N0]oo 文中设计 了一种简单 的电路结构实现奇数等 时，让计数器发 出一个脉冲 ，迫使计数器复位 ， 占空比分频 ，全部 电路都采用CMOS元器件构成 ， 再从0000开始计数 ，则此脉冲就是分频后 的脉冲 与现在非常流行 的CMOS工艺相兼容 ，可以方便 的 信号。另一种方法是用计数器作为计数 电路 ，与 集成到芯片上，实现分频功能。 比较器预置的数字N比较 ，一旦两者相等 ，就输 出 本设计要点是利用倍频器将输入频率变为原 一 个脉冲信号。此信号即为N分频信号。当实现等 来 的2倍 ，然后对加倍后的频率进行偶数等 占空 比 占空比分频 时 ，奇数分频用计数器来分频实现就 分频 。设计 中倍频器 的实现受到数字 电路 中边沿 比较困难 检测电路的启发 ，完全与CMOS工艺兼容 ，其难点 有些文章介绍过实现 占空比为50％的N倍奇数 是时序 的控制 。直接影响到整个 电路能否工作 ； 分频 电路的方法 。大多数是采用2个模N计数器 ， 偶数分频还是采用计数器实现 ，但是设计 中利用 当计数到相 同的值时分别用时钟的上升沿和下降 格雷码来计数 ，尽可能最大的消除了计数 时电路 沿触发 ，再将2个非等 占空比信号相与 ，来实现奇 可能产生的冒险现象。本设计利用Candence自带 的 数等 占空 比分频 。原理很简单 ，但是用2个计数 仿真工具Spectre进行 了仿真验证。 器 ，浪费资源 ，尤其是现在芯片做 的越来越小 ， 面积是一个很重要 的制约芯片发展 的因素 。而且 1 奇数分频 电路设计原理 计数器产生的信号有很 多毛刺 ．即所谓 的冒险现 受外部周期信号激励 的震荡 ，其频率恰为激 象。本文提 出了一种新的方法 。原理框 图如图1所 示 ，来解决 以上问题 。 收稿 日期 ：2011-03—19