EDA课程关于DDS的简单设计基于Verilog HDLword格式.docVIP

基于DDS的正弦信号发生器 设计报告 院 系： 自动化工程学院电子学系 专 业： 电子信息科学与技术 班 级： 2009级班 2011年月日 Sour是信号发生器的输出信号波形，fout为输出信号对应的频率。时间t是连续的，为了数字逻辑实验该表达式，须要进行离散化处理，用基准时钟CLK进行抽样，令正弦信号的相位为：=2t 在一个CLK周期，相位的变化量为： 其中fclk指clk的频率对于2可以理解成“满”相位，为了对进行数字量化，把2切割成份，由此每个clk周期的相位增量用量化值B来表述：B，且B为整数，与上式联立得： ，B= 显然，信号发生器的输出可描述为 其中指前一个周期clk周期的相位值，同样得出 = 所以，只要对相位的量化值进行简单的累加运算，就可以得到正弦信号的当前相位值，而用于累加的相位增量量化值B决定了信号的输出频率fout,并呈现出简单的线性关系。 如上图，一基本的DDS结构，主要有相位累加器，相位调制器，正弦ROM查找表和DAC构成 相位累加器是整个DDS的核心，输入称为频率字输入。 相位调制器接受相位累加器的相位输出，在这里加上一个相位偏移值，主要用于信号的相位调制，如PSK等，相位字输入最好也用同步寄存器保持同步。 正弦波数据存储器ROM(查找表)完成（）的查找表转换，即是相位到幅度的转换，它的输入是相位调制器的输出，事实上就是ROM的地址值，输出送往DAC,转化成模拟信号。 DDS的输出频率： DDS的频率分辨率，DDS的频率分辨率也即频率最小步值，可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。 有 DDS的特点； 1，DDS的频率分辨率在相位累加器的位数N足够大时，理论上的可以获得相应的分辨精度，这是传统方法难以实现的 2，DDS是一个全数字结构的开环系统，无反馈环节，因此速度极快 3，DDS的相位误差主要依赖于时钟的相位特性，相位误差小。 此外，DDS的相位是连续变化的，形成的信号具有良好的的频谱，传统的直接频率合成方法无法实现。 3，DDS信号发生器的设计 根据下图基本DDS原理框图作出电路原理图的顶层设计，其中相位累加器的位宽是32，及其他元件和接口如下： （1）32位加法器ADDER32。由LPM_ADD_SUB宏功能块构成。设置了2级流水线结构，使其在时钟控制下有更高的运算速度和输入数据的稳定性。 （2）32位寄存器DFF32。由LPM_FF宏模块担任，ADDER32与DFF32构成一个32位相位累加器，其高10位A[31..22]作为波形数据ROM的地址。 正弦波形数据ROM。正弦波形数据ROM模块sin_rom的地址线和数据线位宽都是10位。即其中的一个周期的正弦波数据个数有1024个，每个数据有10位。其输出可以接一个10位的DAC 频率控制字的输入B[17..10]. 频率控制字B[31..0].与由DAC[9..0]驱动的DAC的正弦信号频率关系： 为DAC输出的正弦波信号频率，是CLK时钟频率，直接输入为20MHz接入锁相环后可达到更高频率 下图为DDS信号发生器的顶层原理图 4，电路仿真波形为： 看出来，随着频率字B[17..0]的加大，电路中ROM的数据输出的速度也将提高 5，硬件调试结果及分析： 下载到实验板中进行逻辑分析测试： 图7 硬件测试波形输出频响图（频率控制字K为32时）（滤波前） 图8 硬件测试波形输出频响图（频率控制字K为32时）（滤波后） 实验结果分析 1、由于该实验板采用的时50MHz晶振作为参考时钟源，所以当频率控制字 K=1 时，则输出的最低频率为 。实际测试频率见图： 2、频率分辨率也就是频率的最小步进量，其值等于 DDS 的最低合成频率。 我们可看到K=2时测试结果如图 逐步增加频率控制字K的大小，发现和理论值非常接近，。 3、由于该频率控制字是由一8位开关组合实现，而我们采用的是12位累加器，我们在用VHDL编写累加器时加入了一中间变量B=”0000”K作为累加步进。若我们仅在频率控制字K高位补0，此时，当8位开关全置于on，即K==255，B=K=255，此时输出频率为输出最大值，其理论值为。 实测如图： 根据Nyquist抽样定理，产生的最高频率不能超过1/2时钟频率。理论上我们DDS最大输出频率应该为。反推出 此时我们将中间变量B代码改为B=K”0000”，当K=时，B=”100000000000”。观察输出： 滤波前有输出，滤波后无输出，表明滤波器已经无法了正确滤出信号。 经测试，该滤波器仅能滤出20.11MHz的信号。 当B2049时，不满足Nyquist抽样定理。