双字节Booth乘法器的优化设计.pdfVIP

( ) 第 44 卷 　第 1 期 复 旦 学 报 自然科学版 　 Vo1. 44 , 　No. 1 2005 年 2 月 Journal of Fudan University (Natural Science) 　 Feb. , 　2005 　 ( ) 　　文章编号 2005 　 　 　 双字节 Booth 乘法器的优化设计 朱一杰 , 张　曦 , 俞　军 ( 复旦大学 　专用集成电路与系统国家重点实验室 , 上海 200433) ( ) 摘 　要 : 在分析改进 Booth 算法双字节 16 bit 乘法器的基础上 ,提出一种并行的乘法器结构 ,并且在最后的快速 进位链中运用了新的设计 ,提高了乘法器的速度 ,相对于传统的结构减少了一位全加器的数量 ,达到减小电路规 模和芯片面积 ,降低乘法器功耗的目的. 关键词 : 专用集成电路 ;改进Booth 算法 ;进位保留加法器 ;阵列操作;并行乘法器 中图分类号: TN 403 　　　　文献标识码 : A 在数字信号处理中 ,乘法运算是经常要遇到的基本运算. 2 个二进制数的乘法可以按人们习惯的方 法 ,即通过连续地进行加法和移位来实现. 如果用全串行乘法器来实现 ,则 N ×N 的乘法需N 2 个乘法器 的时钟周期才能给出2 N 位乘积 ,速度很慢1 . 高速乘法器通常有 2 种结构形式 :一种是串并行乘法器 ,一种是全并行乘法器. 这 2 种结构的乘法器的速度都大有提高 ,当然要付出的硬件开销也很大. 前者的 N ×N 乘法器需 N 个加法器和 2 N 个锁存器 ,后者的 N ×N 乘法器需N 2 个加法器和 N 2 个部分积的与门. 为了进一步提高运算速度 ,通常采用下面 2 种方法改进 : ①用斜向进位代替横向进位 ,加速部分积的 相加 ,即采用 CarrySave Adder ( 以下简称 CSA) ; ②根据乘数中 0/ 1 结构的特征 , 对于成串的“1”, 利用 2 i + k - 1 + 2 i + k - 2 + …+ 2 i = 2 i + k - 2 i ,减少部分积的数目. 在第 2 种方法中 ,根据移位位数可将此类算法分为两类 :变长位数移位方式和固定位数移位方式. 通 过变长位数移位进行的乘法充分考虑了乘数中不同长度的“1”串 ,但这必然使算法的速度强烈依赖于乘数 中0/ 1 的结构 ,因此难以进行统一时序控制和阵列化设计. 固定位数移位方式克服了这些缺点 , 因而获得 了广泛的运用 ,特别是改进 Booth 算法2 很受欢迎. 在经典Booth 算法中 ,每次检验 2 位 ,完成 N 位乘法需N 次移位和平均N / 2 次加法 ;在改进Booth 算法 中 ,每次检验 3 位 ,完成 N 位乘法需N / 2 次移位和平均 N / 2 次加法3 . 表 1 列举了改进Booth 算法的编码规则 ,其中 y i + 1 与 y i 为考察位, y i - 1为附加考察位, PPi 为产生的部 分积. 虽然有 8 种组合 ,但真正进行的运算只有 3 种 : +