实验一_Altera_Quartus_II操作.docVIP

实验一 Quartus II操作 一、实验目的 1、熟悉Quartus II环境的操作； 2、掌握VHDL设计数字电路方法； 3、掌握元件例化语句的应用； 4、掌握原理图文件的设计方法。 二、实验设备 计算机软件：Quartus II EDA实验箱。主芯片：EPM7128SLC84-15或EP1K100QC208-3。下载电缆，导线等。 三、实验内容及步骤 (一)、设计3线-8线译码器VHDL源程序。 1、实体端口如下图所示，EN为使能输入端，C,B,A为3位地址输入端，Y[7..0]为8个译码输出端。 图 3线-8线译码器实体 VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECODER38 IS PORT(A, B, C:IN STD_LOGIC; EN:IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END ENTITY DECODER38; ARCHITECTURE ART4 OF DECODER38 IS SIGNAL SR: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SR=CBA; PROCESS(EN,SR)IS BEGIN IF EN=1 THEN CASE SR IS WHEN 000=Y= WHEN 001=Y= WHEN 010=Y= WHEN 011=Y= WHEN 100=Y= WHEN 101=Y= WHEN 110=Y= WHEN 111=Y= WHEN OTHERS=Y= END CASE; ELSE Y= END IF; END PROCESS; END ARCHITECTURE ART4; 2、输入完成后并保存。存盘时应注意： ①文件不能存在磁盘的根目录下； ②存储路径中不能含有任何汉字字符。 ③文件名与实体名相同，扩展名为“.vhd”。 3、仿真波形如下图所示，当en为高电平时，输出全为低电平0，禁止译码，当en为高电平时，进行译码。 图 3-8线译码器仿真波形 (二)、应用两个3-8线译码器设计4-16线译码器。 1、应用VHDL源程序实现 在完成3-8线译码器设计的基础上，应用元件例化语句描述下图所示4-16线译码器。 VHDL源程序: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DECODER416 IS PORT(A, B, C,D:IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR (15 DOWNTO 0)); END ENTITY DECODER416; ARCHITECTURE ART OF DECODER416 IS COMPONENT DECODER38 IS PORT(A, B, C:IN STD_LOGIC; EN:IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END COMPONENT; SIGNAL ND: STD_LOGIC; SIGNAL Y0,Y1: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN ND= NOT D; U1:DECODER38 PORT MAP (A,B,C,D,Y1); U2:DECODER38 PORT MAP (A,B,C,ND,Y0); Y=Y1Y0; END ARCHITECTURE ART; 2、4-16线译码器也可以用原理图输入方法设计。原理图如下： 图 4线-16线译码原理图 3、4-16线译码器的仿真波形如下图所示。 图 4线-16线译码器仿真波形 （三）逻辑综合结果 使用Quartus Ⅱ进行逻辑综合后，4-16线译码器的 RTL视图及逻辑综合后的资源使用情况分别如下所示。 图 4线-16线译码器的RTL视图 图 4线-16线译码器综合后的资源使用情况 （四）管脚锁定及硬件验证情况 4-16线译码器的D,C,B,A地址输入端分别锁定到EP1K100QC208-3芯片的163，160，150，149引脚上，分别对应实验箱上的K0，K1，K2，K3开关；Y0~Y11译码输出信号分别锁定到EP1K100