16纳米14纳米FinFET技术：最新最前沿的电子技术.pdfVIP

16 纳米/14 纳米FinFET 技术：最新最前沿的电子技术 FinFET 技术是电子行业的下一代前沿技术，是一种全新的新型的多 门3D 晶体管。和传统的平面型晶体管相比，FinFET 器件可以提供更显 著的功耗和性能上的优势。英特尔已经在22nm 上使用了称为“三栅” 的FinFET 技术，同时许多晶圆厂也正在准备 16 纳米或 14 纳米的 FinFET 工艺。虽然该技术具有巨大的优势，但也带来了一些新的设计挑 战，它的成功，将需要大量的研发和整个半导体设计生态系统的深层 次合作。 FinFET 器件是场效应晶体管（FET），名字的由来是因为晶体管的栅极环绕着晶体管的高架通 道，这称之为“鳍”。比起平面晶体管，这种方法提供了更多的控制电流，并且同时降低漏电和动态 功耗。 比起28 纳米工艺，16 纳米/14 纳米FinFET 器件的进程可以提高40-50％性能，或减少50％ 的功耗。一些晶圆厂会直接在16 纳米/14 纳米上采用FinFET 技术，而一些晶圆厂为了更容易地整 合FinFET 技术，会在高层金属上保持在20nm 的工艺。 那么20 纳米的平面型晶体管还有市场价值么？这是一个很好的问题，就在此时，在2013 年 初，20nm 的平面型晶体管技术将会全面投入生产而16 纳米/14 纳米FinFET 器件的量产还需要一到 两年，并且还有许多关于FinFET 器件的成本和收益的未知变数。但是随着时间的推移，特别是伴随 着下一代移动消费电子设备发展，我们有理由更加期待FinFET 技术。 和其他新技术一样，FinFET 器件设计也提出了一些挑战，特别是对于定制/模拟设计。一个挑战 被称为“宽度量化”，它是因为FinFET 元件最好是作为常规结构放置在一个网格。标准单元设计人 员可以更改的平面晶体管的宽度，但不能改变鳍的高度或宽度的，所以最好的方式来提高驱动器的 强度是增加鳍的个数。增加的个数必须为整数- 你不能添加四分之三的鳍。 另一个挑战来自三维技术本身，因为三维预示着更多的电阻的数目（R）和电容（C ）的寄生 效应，所以提取和建模也相应困难很多。设计者不能再只是为晶体管的长度和宽度建模，晶体管内 的Rs 和Cs，包括本地互连，鳍和栅级，对晶体管的行为建模都是至关重要的。还有一个问题是层 上的电阻。20 纳米的工艺在金属 1 层下增加了一个局部互连，其电阻率分布是不均匀的，并且依 赖于通孔被放置的位置。另外，上层金属层和下层金属层的电阻率差异可能会达到百倍数量级。 还有一些挑战，不是来自于FinFET 自身，而是来至于16nm 及 14nm 上更小的几何尺寸。一个 是双重图形，这个是20nm 及以下工艺上为了正确光蚀/刻蚀必须要有的技术。比起单次掩模，它 需要额外的mask，并且需要把图形分解，标上不同的颜色，并且实现在不同的mask 上。布局依赖 效应（LDE）的发生是因为当器件放置在靠近其他单元或者器件时，其时序和功耗将会受影响。还 有一个挑战就是电迁移变得更加的显著，当随着几何尺寸的缩小。 如前所述，上述问题将影响影响定制/模拟设计。如果数字设计工程师能够利用自动化的，支 持FinFET 器件的工具和支持FinFET 的单元库，他或她将发现，其工作上最大的变化将是单元库： 更好的功耗和性能特性！但是，数字设计工程师也会发现新的和更复杂的设计规则，双图形着色的 要求，和更加严格的单元和pin 位置的限制。最后，有些SoC 设计人员还会被要求来设计和验证上 百万门级别的芯片。设计师将需要在更高的抽象层次上工作和大量重复使用一些硅IP。 EDA 产业在研发上花费了大量的钱，以解决高级节点上设计的挑战- 事实上，我们期望，EDA 行业为了20 纳米，16 纳米和14 纳米的总研发费用可能会达到十二亿美金到十六亿美金。从 FinFET 器件的角度来看，例如，提取工具必须得到提高，以便能处理Rs 和Cs 从而更好预测晶体管 的性能。这些Rs 和Cs 不能等待芯片成型后分析- 他们需要在设计周期的早期进行，所以电路工程 师和版图工程师不得不工作得更加紧密，这也是方法学上很大的一个变化。 每个物理设计工具都必须能够处理几百条为了 16nm/14nm FinFET 技术