实验一DDS信号发生器的VHDL建模与设计.docVIP

实验一 DDS信号发生器的VHDL建模与设计 一、实验目的 理解DDS算法原理，掌握DDS算法的VHDL建模方法，完成DDS信号发生器的设计 二、实验要求 确定DDS算法中相位累加器的位数 画出DDS的程序流程图 三、实验原理 ＤＤＦＳ技术是一种可把一系列数字量形式信号通过ＤＡＣ转换成模拟量形式信号的合成技术。目前使用最广泛的一种ＤＤＦＳ方式是利用高速存储器作查寻表，然后通过高速ＤＡＣ产生已用数字形式存入的正弦波。图１是ＤＤＦＳ的基本原理图。 1、确定DDS算法中相位累加器的位数 相位累加器在固定参考时钟控制下累加，实现相位的改变。累加器溢出后相位变化一周期，DAC输出一周期的阶梯信号，经低通滤波得到平滑信号。根据DDS原理，有如下公式fo=fs·k/2n????????????????????????? （1）????? Δf=fs/2n?????????????????? （2）????? 式中，fo为输出信号频率；fs为参考时钟频率；k为频率字；n为相位累加器字长；Δf为输出信号频率分辨率。图2是一个正弦波等间隔采样N=16个点时的图形。简单的数字频率合成方法，通过控制写DAC时相邻两采样点之间的时间来控制信号的频率。设信号频率为1KHz，即周期T=1000μs，计算相邻两采样点时间t=T/N=62.5μs（3）????? 若时钟最小单位为μs，则t只能取62或63，因此每段时间会有误差Δt=0.5μs,整个周期的误差为0.5/63=0.8%。可见，信号频率分辨率受时钟分辨率的影响较大。若采用DDS技术，其参考时钟周期TS固定，设为56μs，相位累加器字长n取8位。频率字K可计算如下：式（3）已得出每段数据占有的时间为62.5μs，则每经过一个参考时钟周期相位应该走过的段数为：TS/t=0.896。由采样点数N=16=24，取频率字K的高4位表示整数部分(即为查表偏移量)，低4位表示小数部分，得到K=0x0e。这种计算方法同公式（1）等价。可见，与简单数字频率合成技术相比，DDS技术在相位表达上具有“小数部分”，并将“小数部分”保留，累计到下一个信号周期（如图2，相位累加器以零相位开始累加，溢出后初值不再为零），若不考虑字长对小数精度的限制，任意时刻相位累加器的值均精确表达了当前时刻信号的相位。因此，只要增加相位累加器位数，信号频率精度就会相应提高。 五、实验总结 通过这次实验了解了DDS技术原理，确定DDS算法中相位累加器的位数，并画出了程序流程图。当然，这些只是理论上的，距离实际还有许多距离，需要我们平时多多实践论证。 开始 累加器相位加法器 查表得到幅值数据 幅值写入DAC