VHDL程序设计语言88436.pptVIP

长江大学电子与信息学院电子工程系 郑恭明 TEL EMAIL：zgm831@yangtzeu.edu.cn ;HDL语言;HDL语言;HDL语言;FPGA开发工具;? VHDL语言;电子系统的设计模块;编写VHDL程序;VHDL设计 ;如何使用VHDL描述硬件实体; VHDL程序的基本结构;;VHDL程序的实体 ;（1）实体 ENTITY VHDL的描述对象称为实体。由实体说明部分和构造体部分组成;端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个设计或模块） IN OUT BUFFER INOUT; LIBRARY IEEE; USE IEEE.STD_LOGIC.1164.ALL; ENTITY add8 IS PORT ( b : IN STD _LOGIC_VECTOR(7 DOWNTO 0); a : IN STD _LOGIC_VECTOR(7 DOWNTO 0); Ci : IN STD_LOG