4基于硬件描述语言设计.pptVIP

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2017-08-31 发布于安徽
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4基于硬件描述语言设计.ppt

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（3）编辑输入信号波形设置信号数据格式（4）仿真器参数设置 Tools | Simulator Tool （5）观察仿真结果 Processing | Start Simulation 模15减法计数器功能仿真波形图可编程逻辑器件第四章基于硬件描述语言的设计教学重点 Quartus II的HDL设计 4.1 基于HDL文本输入的设计流程 HDL文本编辑综合 FPGA / CPLD 适配 FPGA / CPLD 编程下载 FPGA / CPLD 器件和电路系统时序与功能仿真 4.2 Quartus II文本设计举例任务设计模15减法计数器思路通过HDL语言完成设计 4.2.1 创建工程文件建立工作目录 D:\My_design\count 1 输入源程序（1）新建Verilog HDL文件 File | New 【例4.1】模15减法计数器 module count15(out, cout, reset, clk); output[3:0] out; reg[3:0] out; output cout; input clk, reset; always @(posedge clk) begin if(reset) out = 0; else begin if(out==0) out = 14; else out = out-1; end end assign cout = ((out == 4d14))?1:0; endmodule 2 创建工程（File | New Project Wizard）（1）指定工程目录、名称和顶层设计实体（2）将设计文件加入工程中（3）选择目标芯片（4）选择仿真器和综合器（5）结束设置 4.2.2 编译 1 编译前设置（Assignments | Settings）（1）选择配置文件格式 Device Pin Options | Programming Files （2）选择编译模式 Compilation Process 全程编译（Processing | Start Compilation）包括分析与综合、适配、装配文件、定时分析、网表文件提取等过程。 2 编译（1）RTL级原理图（Tools | RTL Viewer）（2）门级原理图（Tools | Technology map Viewer） 4.2.3 仿真（1）打开波形编辑器（File | New）选择Other Files中的Vector Waveform File （2）输入信号节点 View | Utility Windows | Node Finder