集成电路IC测试方法的研究.docVIP

集成电路IC测试方法研究 华中科技大学IC设计中心 陈新武 目 录 摘 要 I Abstract II 1 序言 1.1背景及其意义 (1) 1.2 国内外研究现状 (3) 1.3 本文的主要内容 (5) 2 集成电路可测试性设计的基本概念 2.1 DFT的基本概念 (6) 2.2 DFT的常用方法 (6) 2.3 系统芯片与IP核 (10) 2.4 自动测试设备（ATE） (11) 2.5 集成电路可测试性设计的挑战 (12) 3 边界扫描测试方法 3.1 边界扫描基本状况 (14) 3.2 IEEE Std 1149.1 (14) 3.3 IEEE Std 1149.4 (16) 3.4 IEEE Std 1149.5 (18) 3.5 IEEE Std 1149.6 (20) 3.6 边界扫描测试的发展前景 (22) 3.7 本章小结 (22) 4 全扫描可测试性实现方法 4.1为什么需要扫描测试 (23) 4.2可扫描单元类型 (24) 4.3如何提高故障覆盖率 (28) 4.4 一个实现实例 (41) 4.5本章小结 (42) 5 集成电路的低功耗DFT方法 5.1测试模式下功耗比较高的原因 (43) 5.2基于扫描设计的低功耗DFT方法 (44) 5.3基于非扫描设计的低功耗DFT方法 (47) 5.4本章小结 (52) 6 测试调度问题 6.1为测试调度问题建立数学模型 (53) 6.2解析测试基准电路ITC’02 (56) 6.3测试调度算法 (61) 6.4实验数据的构造 (64) 6.5实验结果与分析 (65) 6.6本章小结 (66) 7 总结与展望 7.1 总结 (68) 7.2 本文的创新点 (69) 7.3 展望 (69) 参考文献 (72) 附录1 一个测试基准举例 (78) 1 序言 本课程目的在于研究集成电路的测试实现方法，可以用于指导集成电路的设计工作。 1.1背景及其意义 随着集成电路制造技术和复杂度的提高，集成电路设计工程师可以将一个系统集成在一个芯片中，其中可能包括逻辑部分、存储器、模拟部分、模数混合部分等等，这样的系统称为片上系统，也称为系统芯片（SoC）。相对于板上系统，系统芯片极大地缩小了系统体积，减少了板级系统中芯片与芯片之间的互连延迟，从而极大地提高了系统的性能。为了缩短上市时间和节约开发成本，系统芯片越来越多的采用嵌入式核进行设计，这些嵌入式核被称为IP（Intellectual Property）核，这种基于库资源的IP复用设计方式将成为IC设计的主流方式[1]。但是基于IP核的系统芯片设计方法也给设计者提出了更多的挑战，可测试性设计就是其中的难题之一。 IEEE与JTAG于1990年提出了JTAG标准，即IEEE Std 1149.1[2]，用于解决芯片之间的互连测试。但是，芯片之间的互连除了简单的导线连接之外，还有电容耦合或者电感耦合方式等，为了解决这类互连测试问题，IEEE 标准化组织又于1999年提出了IEEE Std 1149.4[3]；模数混合系统的出现，使得原来的1149.1表现出某些不足，因此，该组织于2001年对1990年版本的1149.1进行了修订[4]。随着各芯片之间的信号传输速度的提高(高达数GHz)，数字信号在这些通道上逐渐表现出模拟特性，为了能够对高速数字通道进行测试，该组织又于2004年推出了IEEE Std 1149.6标准[5]。另外，该组织还提出了IEEE Std 1149.5标准[6]。这些标准的出台，大大的推动了互连测试技术的发展。 值得指出，边界扫描系列标准虽然是为了进行互连测试而提出的，它也可以应用于芯片内部的可测试性设计。只是由于芯片内部的测试需要较大的数据量，而边界扫描所提供的扫描端口数目较少，所以在大多数情况下，它只用于芯片之间的互连测试。 对于芯片内部的可测试性设计，主要采用扫描设计和BIST方法。Mentor公司和Synopsys公司的可测试性设计工具都支持这两种方法。但是现代的测试工具还有许多不够完善的地方，比如在BIST方面，它们都不能够实现测试向量生成器的分离，即：将一个测试向量生成器分成多个可以工作在不同时钟频率下的多个测试向量生成器，分别作用在不同的被测试模块的引脚上。 扫描技术除了边界扫描之外，还包括全扫描和部分扫描。全扫描技术就是将芯片内部所有的触发器用可扫描触发器替换，而部分扫描则是将芯片内部的一部分触发器采用可扫描触发器替换。目前这项技术已经比较成熟，需要解决的只是一些细节问题，目的在于提高故障覆盖率和易测试性。BIST技术是一种内建自测试技术，对于它的研究目前主要集中在低功耗和高故障覆盖率方面。 系统芯片的测试自动化包括两个方面的内容，一个方面是系统芯片本身要具有高