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时序逻辑电路verilog_hdl建模 always initial always结构 always @ (敏感事件） begin //逻辑描述 end 敏感事件 电平敏感 用变量名表达 边沿敏感 ( verilog_hdl关键字 ) posedge negedge 阻塞与非阻塞赋值 阻塞赋值 ＝ 非阻塞赋值 = begin begin B=A; B=A; C=B+1; C=B+1; end end D锁存器 module D_latch(Q,D,E); output Q; input D,E; reg Q; always @ (E or D) if (E) Q=D; //same as: if (E==1) endmodule D触发器 module D_FF(Q,D,CP); output Q; input D,CP; reg Q; always @ (posedge CP) Q=D; endm