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CN
43—1258／TP 计算机工程与科学 第35卷第3期2013年3月
ISSN1007—130X ComputerEngineeringScienceV01．35，No．3。Mar．2013
文章编号：1007—130X(2013)03—0080—05
基于FPGA的AES核设计。
韩津生1，林家骏1，周文锦2，叶建武3
(1．华东理工大学信息科学与工程学院，上海200237；2．天津市政府国际经济研究室，天津300041；
3．东方通信股份有限公司，浙江杭州310053)
摘要：AES在安全性、高性能、高效率、易用性和灵活性等方面都具有显著的优点，随着业界对计算
性能要求的不断提高，在FPGA上实现AES加解密硬核的研究得到了越来越多的关注。在深入分析
算的硬件设计结构，有效地提高了AES硬核的计算性能。在Ahera公司EP4CE40F23C6FPGA上的硬
件实现结果显示，该AES硬核的硬件资源消耗为6
吞吐率为9．92Gbps，获得了非常好的计算加速效果。
关键词：AES；全流水线；计算加速；FPGA
中图分类号：TN791；TP393．081 文献标志码：A
doi：10．3969／j．issn．1007—130X．2013．03．013
ofAESCoreBasedonFPGA
Design
HAN Jian—WU3
Jin—shen91，LINJia-junl，ZHOUWen—jin2，YE
(1．SchoolofInformationScienceand
Engineering，
EastChina ofScienceand
University Technology，Shanghai200237；
2．InternationalEconomic 300041
Research，TianjinMunicipalGovernment，Tianjin
3．EasternCommunications 310053，China)
CompanyLimited，Hangzhou
Abstract：AEShasitsremarkable in of
advantagessecurity，highperformance，highefficiency，ease
thedemandof increases，researchesonAES7SFPGA
use，flexibility，etc．As
computationperformance
are moreattentionto．Basedonthe ofAES FPGAbased
implementationpaid analysis algorithm，a fully
AESmodelis this wheel
model，thestructureoftheaedatablockand
pipelined proposed．In comp
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