基于FPGA的多路竞赛抢答器设计.pdfVIP

第3l卷第3期 重庆工商大学学报(自然科学版) 2014年 3月 Vo1．31 NO．3 JChongqingTechnolBusinessUniv．(NatSciEd) Mar．2014 文章编号：1672-058X(2014)03-0060-06 基于FPGA的多路竞赛抢答器设计 冀 云 (重庆电子工程职业学院应用电子学院，重庆401331) 摘 要 ：基于 ISE软件开发环境 ，运用VHDL硬件描述语言，设计 了一款4路竞赛抢答器，给 出了抢答器 系统的系统功能模块 ；对设计工程进行了综合、编译、仿真，并下载到FPGA芯片xc3s700a一5fg484进行测试 ： 结果表明设计能实现系统预期的功能。 关键词：竞赛抢答器 ；VHDL；仿真波形；硬件测试 中图分类号：TN421 文献标志码 ：A 抢答器在各种竞赛性质的场合有非常广泛的应用，它由组合逻辑电路进行状态判断与选择，消除了原 来由于人眼的误差而未能正确判断最先抢答的选手的情况，从而避免了竞赛场合出现不必要的争执。现行 的抢答器设计方案主要有两种：采用触发器和小规模组合逻辑芯片实现；用单片机配合外围电路实现。方 法一的优点是思路简单且存在比较成熟的设计范例，但具体电路复杂，元器件较多；相对来说使用单片机实 现比较灵活，但如果选手人数较多则会出现 I／0口不足的问题。设计采用FPGA现场可编程技术，完全由 HDL硬件描述语言实现抢答功能，避免了硬件电路的焊接调试，同时由于FPGA的可编程资源及 I／O端 口 丰富，可以在设计的基础上进行 自由改进。 1 抢答器原理及结构 抢答器的原理比较容易理解 ，首先必须设置一个抢答允许标志位，目的就是用于允许或禁止抢答者按 键；如果允许抢答位有效，那么第一位按键的抢答者按下按键的就会将其清除，同时记录下按键者的编号并 显示，达到后面的抢答者按键都无效化的效果。系统设计一个多路竞赛抢答器，具有4路抢答输入，每人可 通过按键手动申请抢答，要求能够识别第一个抢答的信号，点亮对应的LED表示抢答成功，同时其他选手按 键失效；七段数码管对选手序号和抢答所剩的时间进行计时、显示。系统设计结构如图1。 图1 系统结构 收稿 日期 ：2013-10-10；修回日期：2013-11—11． 作者简介 ：冀云(1984一)，男，讲师，硕士，从事电子系统设计、FPGA应用开发研究 第3期 冀云：基于FPGA的多路竞赛抢答器设计 63 2 基于FPGA的抢答器设计 FPGA(现场可编程 门阵列)是一种SRAM生产工艺的复杂可编程逻辑器件，基于查找表(LUT)结构技 术 ，当用户描述了一个逻辑 电路之后，设计软件会 自动计算其所有可能存在的结果，并优先写入 RAM。这样 每输入一个信号进行逻辑运算就相当于输入一个地址进行查表，找到对应内容的输出结果。 由于FPGA基于查找表结构，因此它不受传统的PLD“与或”阵列的限制以及触发器和 I／O端 口数量的 限制，具有更高的集成度、更强的逻辑实现能力和更好的设计灵活性。而且相对于一般的集成块和单片机， FPGA还具有逻辑块粒度小、运算速度快、逻辑利用率高、使用方便、功耗低等优势。 以往的抢答器设计往往采用小规模集成块，单片机或者FPGA的原理图或混合编辑设计，而系统采取纯 文本编辑的方式进行设计，完全用HDL硬件描述语言完成系统功能。因为HDL硬件描述语言为行为描述 方式 ，与具体的硬件电路和设计平台无关，这样不仅描述方便，而且更具灵活性，占用资源更少，同时更易进 行修改，具有可移植性。 2．1 竞赛抢答器HDL程序设计 主持人启动抢答按钮后，倒计时开始工作，从40S递减，同时允许4名选手进行按键抢答，若40s内无 人抢答，则计时保持在00，蜂鸣器报警；若在此期间有人抢答，则计时