高码率LDPC码译码器的优化设计与实现.pdfVIP

第 31 卷第 1 期 电 子 与 信 息 学 报 Vol.31No.1 2009 年 1 月 Journal of Electronics Information Technology Jan. 2009 高码率 LDPC 码译码器的优化设计与实现 张靖琳 刘荣科 赵 岭 (北京航空航天大学电子信息工程学院 北京 100083) 摘 要： 本文以 CCSDS 推荐的 7/8 码率 LDPC 码为例，提出了一种适于高码率 LDPC 码译码器的硬件结构优 化方法。高码率的 LDPC 码通常也伴随着行重与列重的比例较高的问题。本方法是在拆分校验矩阵的基础上，优 化常用的部分并行译码结构，降低了高码率 LDPC 码译码时存在的校验节点运算单元(CNU)与变量节点运算单元 (VNU)之间的复杂度不平衡，并由此提高了译码器的时钟性能。实验证明，本文方案提供的结构与常用的部