VHDL可编程逻辑结构设计实验二.docVIP

西南石油大学计算机科学学院 实验/上机报告 课程名称：可编程逻辑系统设计 专业：计科09（嵌入式） 成绩： 指导教师：XXXX 姓名：XXX 日期：2012/3/11 项目序号：第2次 学号：XXXXXX 时间： 项目名称：加法器的设计 组号： 地点：明理楼B319 一、实验目的 1. 加强对 VHDL 结构体设计的三种描述风格的认识和理解 2. 熟练掌握基本程序设计方法，培养程序设计能力 二、实验环境 1. 硬件：PC 机、EDA/SOPC/DSP 实验系统 2. 软件：Quartus II 9.0 三、实验内容 1. 利用三种不同描述风格完成 1 位加法器的VHDL 设计并功能仿真。 2. 完成 4 位加法器的VHDL 设计并功能仿真。 四、实验过程 1.本次实验主要练习的是加法器的设计，与实验一的一样先打开Quartus II 9.0软件，建立一个工程命名为exp2，在工程中先用行为描述设计一个加法器，命名为b1_adder_ex1,并且建立一个仿真波形，命名为exp2,进行仿真，后面的两种设计都用这个波形进行仿真（实验结果图见附录）再用数据流描述设计，命名为b1_adder_ex2，用前面的exp2进行仿真（实验结果图见附录），最后用网表描述设计，三种设计方法各有各的不同。第三种采用了例化的方式进行设计。注意：在每用一种设计方法的时候必须将前面的设计移出工程，不然会出现错误。我开始的时候就没有注意，做第二个设计的时候，自己是按照老师给的代码进行编译，始终有错误，后来才发现是没有移出的原因导致始终编译不成功。并且在每次编译的时候，必须将编译的文件设计为顶层实体。 2.将前面设计一位加法器通过原理图的方式组成一个4位的加法器，并且重新建立一个仿真波形进行仿真，仿真的实验结果见附录。 3.设计一个n为加法器，参考的是网表设计方法。代码，结果图都在附录中。 五、实验总结 总的来说，本次实验还算是成功的，前面的实验由于老师给了代码，花费的时间比较少，最后一个的N位加法器的设计比较复杂。本次实验最大的收获就是将例化的方法有了一定的了解。虽然在实验过程中遇到了一些问题，在同学的帮助和自己的努力下得到了解决。 六、附录 1. b1_adder_ex1，b1_adder_ex2，b1_adder_ex3： 2. b4_adder_ex1: 3.N位加法器： 代码： library ieee; use ieee.std_logic_1164.all; entity b4_adder_ex2 is port (a,b,ci:in std_logic_vector(3 downto 0); s,co:out std_logic_vector(3 downto 0)); end b4_adder_ex2; architecture ex3 of b4_adder_ex2 is component mynot1 is port (x:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0)); end component mynot1; component myand3 is port (x1,x2,x3:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0)); end component myand3; component myor4 is port (x1,x2,x3,x4:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0)); end component myor4; signal na,nb,nci,s1,s2,s3,s4,co1,co2,co3,co4:std_logic_vector(3 downto 0); begin u0:mynot1 port map (a,na); u1:mynot1 port map (b,nb); u2:mynot1 port map (ci,nci); u3:myand3 port map (na,nb,ci,s1); u4:myand3 port map (na,b,nci,s2); u5:myand3 port map (a,nb,nci,s3); u6:myand3 port map (a,b,ci,s4); u7:myor4 port map (s1,s2,s3,s4,s); u8:myand3 port map (na,b,ci,co1); u9:myand3 port map (a,nb,ci,co2); u10:myand3 port ma