中科院_数字集成系统设计_作业6.docVIP

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2017-08-22 发布于云南
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中科院_数字集成系统设计_作业6.doc

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Assignment 6 Question 1 (1) 综合后的电路图和仿真波形如下所示图1 RTL Schematic 图2 仿真波形 (2) FIFO的CPLD实现中，Macrocell需要87个，PTS需要208个。最佳路径为 rd to data_out8 的延时为9.2ns，为最大延迟。对时钟的工作频率影响最大。时钟的工作频率为149.254MHz时，如下图所示： (3) 对于FIFO的FPGA实现，如下图所示：其中选择的器件是Selected Device : 3s100evq100-5，而Number of Slices为67，因此LB的数量为67/4=16.75，即约有17个逻辑块。Data Path: rdptr_0 to data_out8的延时为6.608ns，为最大延时，对时钟工作频率的影响最大。如下图所示：这个参数的路径为：rdptr_0 to data_out8。其中，时钟频率为322.367MHz，如下图所示： (4) 由下图可知，只有Default period analysis for Clock ‘clk’一项会影响工作的频率。把时钟的时间作下限制，会工作的频率会发生变化，当限制时间变小时，频率会变大，但是时间不能无限制减小，否则会引起电路不能正常工作。 Question 2 (1) 程序中，输入端口rd没有使用到，其作用被oe所取代，因此可以将rd信号去掉，用oe来表示其功能，且不影响整个系统的设计。 (2) 程序中输入信号端口en也未被使用，因为直接在fifo(wrptr)中取得了写地址的值，因此信号en也应去掉。 (3) 语句dmuxout=fifo(wrptr); 应改为dmuxout=fifo(rdptr); 因为这时是读寄存器里的值，应该由读地址指针rdptr来指示应该读取哪个寄存器的值。 3