中科院_数字集成系统设计_作业4.docVIP

Assignment 4 Question1： Code 1： When the data type of “a, b, c, d, u, v, w, x, y, z” is declared as bit When the data type of “a, b, c, d, u, v, w, x, y, z” is declared as std_logic 分析：从上图中可以看出，code1中定义为bit和std_logic时，除了std_logic在初始时未定义有差别外，其他的输入值与输出值都相同，延迟也相同。 Code 2: When the data type of “a, b, c, d, u, v, w, x, y, z” is declared as bit When the data type of “a, b, c, d, u, v, w, x, y, z” is declared as std_logic 分析：从上图中可以看出，code2中定义为bit和std_logic时，除了std_logic在初始时未定义有差别外，std_logic在初始时的延迟也与bit有所差别。从120ns以后的其他输入值与输出值都相同，延迟也相同。 Question 2： （1）问题:为何在第一次 “d := a;” 赋值时，仿真中d的值未变，而x却变化了（x = b or d;）? 答：在程序1中，d被定义为变量，而变量仅用于局部的电路描述，对它的赋值是立即生效的，所以新的值可以在下一行代码中立即使用。在程序1中，通过“d := a;”d首先被立即赋值为a的值，process中程序虽是顺序执行的，但由于d为变量，“x = b or d;”执行后有延迟，随后下一语句中，d立即被赋值为c的值，这一时间很短，小于上句的延迟，所以会出现仿真中d的值未变，而x却变化的情况。 （2）问题：Process中的语句应该是顺序执行的，程序中语句顺序如下： d = a; x = b or d; d = c; y = b or d; 那么在300ns以后，c变化为’1’时，为何x还能变为’1’? 答：在程序2中，d被定义为信号。VHDL中信号代表的是逻辑电路的“硬”连线，当信号用在顺序描述语句（process）中时，其值不是立刻更新的，信号值是在相应的进程、函数或过程完成之后才进行更新的。一般只有当信号所在的process内的操作完成一遍后，信号值的更新才会生效。在程序2中，300ns后，虽有“d = c;”，但由于d被定义为信号，只有当进程操作一遍完成后，d才会被赋为c的值，而x, y作为输出端，只有当敏感信号到来时才会起作用。 （3）问题：为什么会出现3个delta延迟，而前面出现的却是1个或2个？ 答：这是由于延迟所造成的。在VHDL语言机制里，当一个进程敏感信号表中任一信号发生变化时，进程就会被执行。当任一信号发生变化时，传播时间为delta延时。它的值比0大，但比所有显式说给出的特定时间值要小。问题中，在100ns处出现了1delta的延时，这是因为在100ns时a的值发生了跳变。在300ns时，c的值发生跳变，但是由于延时的存在，需经过1delta才能从0跳变到1，这时d, x, y的值并不会发生变化，仍将保持原来的值，此后再经过1delta，d的值发生了变化，再过1delta后，x, y的值都发生了变化。具体变化见下表： Initial 300ns 300ns+1delta 300ns+2delta 300ns+3delta a 0 0 0 0 0 b 0 0 0 0 0 c 0 0 1 1 1 d 0 0 0 1 1 x 0 0 0 0 1 y 0 0 0 0 1 5