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Assignment 3
Behavioral Description
2-4译码器的VHDL的behavioral 描述
----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 23:08:48 10/26/2012
-- Design Name:
-- Module Name: decoders - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
------------------------------------------
entity decoders is
port(g: in std_logic;
x: in std_logic_vector(1 downto 0);
y: out std_logic_vector(3 downto 0));
end decoders;
------------------------------------------
architecture Behavioral of decoders is
begin
process(x,g)
begin
if(not g=1) then
y=1111;
elsif(x=00) then
y=1110;
elsif(x=01) then
y=1101;
elsif(x=10) then
y=1011;
elsif(x=11) then
y=0111;
end if;
end process;
end Behavioral;
综合后与代码相对应的电路图结构
VHDL test bench 程序
--------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 11:14:35 10/27/2012
-- Design Name:
-- Module Name: G:/ISE_VHDL/decoders/testdecoders.vhd
-- Project Name: decoders
-- Target Device:
-- Tool versions:
-- Description:
--
-- VHDL Test Bench Created by ISE for module: decoders
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
-- Notes:
-- This testbench has been automatically generated using types std_logic and
-- std_logic_vector for the ports of the unit under test. Xilinx recommends
-- that these type
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