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摘 要
随着集成电路飞速发展和集成电路制造工艺水平的提高，芯片的集成度越来
越高，同时也对新的集成电路设计和制造提出了更高的要求，其中包括应用同益
广泛的高压集成电路。
本课题是公司为在竞争激烈的半导体市场中保持自身的优势，与先进设计公
V高压工艺平台。本论文研究了该课
司合作开发建立O．35微米工艺增强型13．5
题研发期间几个关键工艺模块制程优化。
关键工艺模块之一是新的LOCOS开发与硅栅光刻工艺改善的结合。在LOCOS
A左右，衬挚氧化层从300A减少
干法刻蚀时，对硅的刻蚀深度保持在100．200
A减少到4000A，便将鸟嘴有效地控制在
到135A，LOCOS热氧化厚度从5000
O．1微米以下的水平，突破了公司原有0．35微米工艺技术瓶颈，达到0．4微米最
小器件区宽度。变相地缩小了低压器件的面积，对整个芯片面积的缩小起决定性
作用。底部抗反射膜在硅栅光刻工艺的应用，使不同光刻图案间的差异缩小到了
制程可接受的范围，而且制程的稳定性也得以提高，提供了足够的生产允许波动
裕量，成本增加并不大。
栅极硅化钨脱落现象与接触孔刻蚀异常放电缺陷的改善，提高了产品的良
率，为顺利量产做出了贡献。
高压器件的开发达到客户的设计需要，新器件驱动能力为高压NMOS的单位
宽度饱和电流600舭／pm左右，高压PMOS达到400肚／肛m的范围。同时也通过
可靠性测试，完全能保证使用10年以上。
关键词：高压器件LOCOS底部抗反射膜可靠性
中图分类号：TN4
Abstract
the of
With rapiddevelopment
is and are
new
(VLSI)，itsintegritydensityincreasingrequirements
des i and
for i
demanded gnng process．
thesisdescribethat establ／shed VHV
This Company newenhanced13．5
at withworldwidefamous
together house
0．35肛mplatform design
process
inordertomaintainitsown inthe
advantageshighlycompetitive
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semiconductorA of moduleshavebeen
marketing．large process
optimizatedduringdevelopment．
most module iSthecombinationof
Oneofthe importantimprovement
LOCOS with LOCOS
new developmentpolygatelithographyprocess．In
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