EDA设计技术 教学课件 作者 杨光永 凌永发第2章 可编程逻辑器件.pptVIP

2.5.5.1 单端存储器 单端存储器不能同时对同一地址单元进行读写操作。 在写操作的同时，若读使能信号rden有效，存储器的输出可能是新写入的数据，也可能是过去写入的数据被当前寻址的结果； 在写操作的同时，若读使能信号rden无效，则读出的数据是前一次写入的数据。 单端存储器的框图及其时序 2.5.5.2 简单双端方式存储器 简单双端存储器可以同时对不同地址单元进行读写操作，，对同一地址同时进行读写操作，结果可能是未知数据或前一次写入的数据。 若不考虑同时读写同一地址单元的结果，可通过与QUATUS II同类的Megawizard插件管理器将该情况下的输出结果设定为“Don’t Care”或“Old Data”。 2.5.5.3 纯双端方式存储器 纯双端方式存储器支持存储器A和B两端口在不同时钟频率下的任意地址的读写组合操作：两端口同时读、两端口同时写、一个端口读另一端口写。 不过，应尽量避免在同一时间对两端口的同一地址进行写操作，此时将发生写操作冲突，导致写入未知结果。 纯双端方式存储器框图及其时序 2.5.5.4 移位寄存器 一个规模为w*m*n的移位寄存器是指输入数据的数据宽度为w、长度为m、抽头数为n，存储空间必须小于或等于M9K存储块或M144K存储块的最大位数（9K位或144K位），而且 必须小于或等于存储块的最大数据宽度（36位）。 若一个存储块的容量不够，可将M9K或M144K存储块级联使用。 FPGA的嵌入式移位寄存器 2.5.5.5 ROM存储器 FPGA的嵌入式ROM存储器以指定文件格式的初始化文件写入ROM数据，例如Altera公司的Cyclone II/III/IV系列，使用.mif格式的ROM初始化格式文件。 将ROM存储器当作单端口方式存储器进行读操作 2.6配置与编程 配置或编程:CPLD或FPGA是电子系统运行的物理载体，在投入正式运行阶段（即用户工作模式）之前，必须将物理载体的逻辑关系和互联关系映射到逻辑器件 配置或编程的区别:存储逻辑和互联数据的存储器是易失性存储器（如SRAM）还是非易失性存储器（如EEPROM） 配置 FPGA利用SRAM存储逻辑和互联映射数据。 每次接通电源、复位结束、进入配置状态之后，SRAM都要重新从EEPROM、Flash等外部存储器加载逻辑和互联映射数据，以初始化FPGA内部的寄存器和输入输出口，最后进入用户工作模式的运行状态。 因此，向FPGA的EEPROM、Flash等外部存储器写入数据的过程称为配置。 FPGA的配置过程 FPGA的配置方式 激活串行方式（AS方式） 被动串行方式（PS方式） 快速被动串行方式（FPP方式） JTAG配置方式 CPLD的编程 CPLD采用非易失性的EEPROM存储器存储逻辑和互联映射数据； 每次对CPLD上电之后，直接读取EEPROM，使CPLD进入用户工作模式。 向CPLD的ROM写入数据的过程称为编程，其状态转换机制与FPGA类似 2.6.1 在系统编程接口 在系统编程（ISP）接口：在配置或编程之前将FPGA或CPLD组装在印刷电路板上，与编程、测试设备一起构成系统开发、验证、评估平台，快速、高效地实施编程和调试需求而设立的接口。 该接口遵循IEEE Std.1149.1-1990或IEEE Std.1149.6-1990的联合测试行动组（JTAG）接口标准。 在系统编程：经在电路测试（ICT）、嵌入式处理器或专用下载电缆，按照IEEE Std.1532和相关标准规定的编程算法，经过进入ISP、器件ID检查、擦除数据、编程、校验、退出ISP共6个状态，实现在系统编程。 2.6.1.1 JTAG接口 JTAG接口是遵循IEEE Std.1149.1标准，使用四个功能引脚的信号线。 CPLD或FPGA与JTAG电缆一起构成JTAG链，实现边界扫描测试（BST）、访问CPLD或FPGA内部资源。 引脚 描述 功能 TDI 测试数据输入 在TCK的上升沿，输入串行数据和指令，正常工作状态下，需外部上拉电阻， TDO 测试数据输出 在TCK的上升沿，输出串行数据和指令。 TMS 测试方式选择 控制IEEE Std.1149.1 JTAG状态机的输入引脚。 TCK 测试时钟 为JTAG电路提供时钟信号，最大工作频率为10MHz。正常工作状态下，需外部下拉电阻， 2.6.1.2 JTAG编程/配置方式 JTAG配置方式用于FPGA的在系统实时调试，将配置目标文件直接下载到FPGA的SRAM，从FPGA或CPLD读出测试信息，实现边界扫描测试，具有速度快、接口简单的特点。 JTAG的单片配置/编程 JTAG链的多片配置/编程 2.6.1.3 PS配置方式 被动串行配置方式（PS方式）将FPGA当作从机，被动地接收、执行CP