EDA技术实用教程(第二版) 教学课件 作者 潘松 黄继业 第2版 第8章_VHDL结构与要素.pptVIP

习 题 8-6 详细说明例8-23中的语句作用和程序实现的功能。 8-7 表式C = A + B中，A、B和C的数据类型都是STD_LOGIC_VECTOR，是否能直接进行加法运算？说明原因和解决方法。 8-8 VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用方法，举例说明数据对象与数据类型的关系。 8-9 能把任意一种进制的值向一整数类型的数据对象赋值吗？如果能，怎样做？ 8-10 判断下列VHDL标识符是否合法，如果有误则指出原因： 16＃0FA＃， 10＃12F＃， 8＃789＃， 8＃356＃， 2＃0101010＃ 74HC245 ， \74HC574\， CLR/RESET， \IN 4/SCLK\， D100％ 习 题 8-11 数据类型BIT、INTEGER和BOOLEAN分别定义在哪个库中？哪些库和程序包总是可见的？ 8-12 函数与过程有什么区别？ 8-13 回答有关Bit和Boolean数据类型的问题： (1) 解释Bit和Boolean类型的区别； (2) 对于逻辑操作应使用哪种类型？ (3) 关系操作的结果为哪种类型？ (4) IF语句测试的表达式是哪种类型？ 习 题 8-14 运算符重载函数通常要调用转换函数，以便能够利用已有的数据类型。下面给出一个新的数据类型AGE，并且下面的转换函数已经实现： function CONV_INTEGER(ARG: AGE) return INTEGER; 仿照本章中的示例，利用此函数编写一个“+”运算符重载函数，支持下面的运算： SIGNAL a，c : AGE; ... c = a + 20; 8-15 用两种方法设计8位比较器，比较器的输入是两个待比较的8位数A=[A7..A0]和B=[B7..B0]，输出是 D、E、F。当A=B时D=1；当AB时E=1；当AB时F=1。第一种设计方案是常规的比较器设计方法，即直接利用关系操作符进行编程设计；第二种设计方案是利用减法器来完成，通过减法运算后的符号和结果来判别两个被比较值的大小。对两种设计方案的资源耗用情况进行比较，并给以解释。 实 验 与 设 计 8-1 移位相加8位硬件乘法器电路设计 (1) 实验目的：学习应用移位相加原理设计8位乘法器。 (2) 实验原理：该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。其乘法原理是：乘法通过逐项移位相加原理来实现。从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从图8-3的逻辑图及其乘法操作时序图图8-4(示例中的相乘数为9FH和FDH )上可以清楚地看出此乘法器的工作原理，为了更好了解其工作原理，图8-3中没有加入控制电路（例8-28）。图8-3中，START信号的上跳沿及其高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载；它的低电平则作为乘法使能信号。CLK为乘法时钟信号。当被 实 验 与 设 计 乘数被加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，1位乘法器ANDARITH打开，8位乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数的移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，最后乘积完整出现在REG16B端口。在这里，1位乘法器ANDARITH的功能类似于1个特殊的与门，即当ABIN为‘1’时，DOUT直接输出DIN，而当ABIN为‘0’时，DOUT输出全。 8位移位相加原理构成的乘法器比用组合电路直接设计的同样功能的电路的资源（逻辑宏单元LCs）耗用要小许多，由编译报告可知，前者是52，后者是169。 实 验 与 设 计 图8-3 8位乘法器逻辑原理图 实 验 与 设 计 图8-4 8位移位相加乘法器运算逻辑波形图 从波形图图8-4可见，当9FH和FDH相乘时，第1个时钟上升沿后，其移位相加的结果(在REG16B端口)是4F80H，第8个时钟上升沿后，最终相乘结果是9D23H。 【例8-24】 LIBRARY IEEE; -- 8位右移寄存器 USE IEEE.STD_LOGIC_1164.ALL; ENTITY SREG8B IS PORT ( CLK, LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0