模拟电路与数字电路 教学课件 作者 林捷 杨绪业 第10章半导体存储器和可编程逻辑器件.ppt

第10章 半导体存储器和可编程逻辑器件 10.1半导体存储器 10.1.1只读存储器（ROM） 10.1.2ROM的扩展及应用 10.1.3几种常用的ROM 10.1.1只读存储器（ROM） 10.1.2ROM的扩展及应用 10.1.3几种常用的ROM 10.2可编程逻辑器件（PLD） 10.2.1PLD器件的连接方式及基本门电路的PLD表示法 10.2.2可编程阵列逻辑（PAL） 10.2.3可编程通用阵列逻辑器件（GAL）的基本结构 10.2.4在系统可编程逻辑器件（ISP-PLD） 10.2.1PLD器件的连接方式及基本门电路的PLD表示法 10.2.2可编程阵列逻辑（PAL） 10.2.3可编程通用阵列逻辑器件（GAL）的基本结构 10.2.4在系统可编程逻辑器件（ISP-PLD） 10.3可编程逻辑器件（PLD）的编程 10.3.1PLD的开发系统 10.3.2PLD编程的一般步骤 10.3.1PLD的开发系统 10.3.2PLD编程的一般步骤 本 章 小 结 图10-10所示为PLD器件的连接方式，其中图10-10（a）中的实点连接表示硬线连接，即固定连接，用户不能改变；图10-10（b）所示的“×”表示可编程连接；图10-10（c）表示不连接，即断开连接。 图10-10PLD的连接法 图10-11PLD电路中门电路的表示法 PLD电路中门电路的表示法如图10-11所示。 可编程阵列逻辑（Programmable Array Logic，PAL）的基本结构是由可编程的与门逻辑阵列和固定的或门逻辑阵列组成，与前面提到的PROM一样，利用烧断熔断熔丝进行编程。 PROM实质上也是可编程逻辑器件，它包括一个固定的与门逻辑阵列（该与门逻辑阵列是全译码的地址译码器）和一个可编程的或门逻辑阵列。 用PAL实现逻辑函数时，每个输出是若干个乘积之和，即用乘积项之和的形式实现逻辑函数，其中乘积项数目固定不变。 图10-12（a）所示为某个PAL编程前的内部结构图，它的每个输出信号包含4个乘积项。 图10-12（b）所示为编程后的内部结构图。 图10-12PAL的基本结构 从10-12（b）可看出，用该PAL实现4个逻辑函数的产生。 典型的PAL器件如PAL16L8的逻辑电路图如图10-13所示。 图10-13PAL16L8的逻辑电路图 GAL是一种新型的、建立在PAL基础之上的可编程逻辑器件，它与PAL一样，也具有与阵列和或阵列的基本结构。 GAL和PAL器件都需要通用或专用编程器进行编程。 典型通用型GAL器件如GAL16V8，其逻辑结构图如图10-14所示，它与PAL器件基本相似，即与门阵列可编程，或门阵列固定连接。 图10-14GAL16V8的逻辑结构图 由图10-14所示，与PAL相比，GAL结构上增加了OLMC，GAL16V8提供了一个OLMC，其结构如图10-15。 图10-15OLMC的逻辑结构图 通过GAL16V8的基本结构的简介可以看出，由于GAL器件中的OLMC提供了灵活的输出功能，因此编程后的GAL器件可以替代所有固定输出级的PLD。 除了前面介绍的PAL、GAL器件外，还有如EPLD（可擦除的可编程逻辑器件）等，都有共同的弱点，就是在编程时必须将它们从电路板上取下，插到专用的编程器上，在高压脉冲信号作用下完成编程工作后，再将器件插回电路板。 ispLSI1016是美国Lattice公司研制生产的一种在系统可编程逻辑器件，是电可擦CMOS（E2CMOS）器件。其芯片有44个引脚，其中32个是I/O引脚，4个是专用输入引脚，集成密度为2000等效门，每片含64个触发器和32个锁存器，系统工作频率可达110MHz，其功能框图和引脚图如图10-16所示。 图10-16ispLSI1016的功能框图和引脚图 由图10-16可以看出，ispLSI1016的结构分五个部分。 GRP（Global Routing Pool）位于芯片的中心，其任务是将所有片内逻辑关系联系在一起，供设计者使用。 特点是其输入输出之间的延迟恒定和可预知的。 1. 集中布线区（GRP） GLB（Generic Logic Block）是图10-16中GRP两边的小方块，每边8块，共16块。图10-17所示为GLB的结构图，它由与阵列、乘积项共享阵列、四输出逻辑宏单元和控制逻辑组成。 2. 万能逻辑块（GLB） 图10-17ispLSI 1016器件GLB结构 图10-18所示为GLB的五种组态模式。 ispLSI 1016的与阵列