数字跑表电路设计与实现.docVIP

深圳职业技术学院 Shenzhen Polytechnic 实训(验)报告 Training Item 编制部门：电信学院 编制人：温国忠 学生姓名：郭天生 编制日期：2011.8.20 项目编号 Item No. 07 项目名称 Item 数字跑表设计与实现 训练对象 Class 微电子技术专业 学时 Time 8 课程名称 Course 可编程逻辑器件应用 CPLD/FPGA应用技术 目 的 Objective 1.熟练使用Quartus II，掌握整个CPLD/FPGA开发流程； 2.掌握分频、计数、显示控制模块的Verilog HDL设计方法； 3．系统层次化设计方法 实训7 数字跑表电路设计与实现 一、实训设备、工具与要求 1．实训设备、工具 PC电脑、FPGA开发系统、Quartus II应用软件。 2．实训要求 ⑴ 每位学生独立完成项目的制作并撰写实训报告； ⑵ 项目制作完成后由制作者按“验收标准”测试功能与参数，指导教师验收并登记成绩； ⑶ 项目经指导教师验收后，由学生将全部实验设备整理后交指导教师验收并登记； ⑷ 实训结束后1周内交实训报告。 二、实训涉及的基本知识 1.举例说明分频器电路的一般设计方法？ 1、2的整数次幂分频设计； 2、偶数电路分频设计； 3、占空比为任意数的分频设计； 4、奇数电路分频设计等； 2．为什么分、秒、百分秒计数采用BCD码编码？ 为了保持分 秒 百分秒位的长度的一致，利于后面的显示设计。 三、实训综合电路 请画出数字跑表电路设计框图 四、实训步骤 1.阅读Altera CyclongII 开发系统用户手册，画出数字跑表电路连接引脚。 信号 引脚 2. 分频器电路Verilog HDL设计 module clk_div(clk,clk001); input clk; output clk001; reg clk001; reg [17:0]cnt001; always@(posedge clk) begin if(cnt001==18d262143) begin cnt001=18d0; clk001=~clk001; end else cnt001=cnt001+1b1; end 3. 计数器电路设计Verilog HDL设计 百分秒设计： module ms(clk,reset,pause,flag1,ms_h,ms_l); input clk,reset,pause; output flag1; output [3:0]ms_h,ms_l; reg [6:0]ms; reg flag1; reg [3:0]ms_h; wire [3:0]ms_l; always@(posedge clk or negedge reset) begin if(reset==1b0) begin ms=7d0; flag1=1b0; end else if(pause==1b1) begin if(ms=7d99) begin ms=7d0; flag1=~flag1; end else ms=ms+1b1; end end always@(ms) begin if(ms=7d90) ms_h=4d9; else if(ms=7d80) ms_h=4d8; else if(ms=7d70) ms_h=4d7; else if(ms=7d60) ms_h=4d6; else if(ms=7d50) ms_h=4d5; else if(ms=7d40) ms_h=4d4; else if(ms=7d30) ms_h=4d3; else if(ms=7d20) ms_h=4d2; else if(ms=7d10) ms_h=4d1; else ms_h=4d0; end assign ms_l=ms-ms_h*4d10; endmodule 秒设计程序： module s(flag1,reset,pause,flag2,s_h,s_l); input flag1,reset,pause; output flag2; output [3:0]s_h,s_l; reg [5:0]s; reg flag2; reg [3:0]s_h; wire [3:0]s_l; always@(posedge flag1 or negedge reset) begin