EDA技术与应用 教学配套课件 陈海宴 第7章 可综合设计与优化.pdfVIP

第7章可综合设计与优化 • 7.1 可综合设计 • RTL综合是Verilog HDL转化为硬件电路的过程。并不是 所有的Verilog HDL程序都可以对应生成硬件电路结构，所 以在进行Verilog HDL程序设计的时候一定要注意设计的可 综合性。 • 7.1.1 综合的概念及其过程 • 1、逻辑（RTL）综合概述 • RTL综合就是在给定标准元件库和一定的设计约束条件下 ，把用硬件描述语言描述的电路模型转换成门级网表的过 程。要进行RTL综合需要三种输入：RTL 级描述、约束条件 和工艺库。 • 2、RTL 级描述 • RTL 级描述是以寄存器形式对规定设计进行描述，然后在 寄存器之间插入组合逻辑，其可以用如图7.1.1所示的“寄 存器和组合逻辑”方式来表示。 • 3、约束条件 • 为了控制优化输出和映射工艺要用到约束条件，它为优化 和映射试图满足的工艺约束提供了目标，并且它们控制设 计的结构实现方式。 • 4、工艺库 • 按照所希望的逻辑行为功能和有关的约束建立设计的网表 时，工艺库持有综合工具必须的全部信息。 • 5、综合过程 • 将RTL 级描述转换成门级描述一般有3个步骤： • （1）将RTL 级描述转换成未优化的门级布尔描述（通常为 原型门，如与门、或门、触发器和锁存器），这一步称为 “展平” 。 • （2 ）执行优化算法，化简布尔方程，产生一个优化的布 尔方程描述，这一步称为“优化” 。 • （3 ）按半导体工艺要求，采用相应的工艺库，把优化的 布尔描述映射成实际的逻辑电路，称为“设计实现” 。 • 具体的综合过程如图7.1.2所示： • 6、综合涉及的两个领域 • 从代码到门级电路的“翻译”是通过RTL综合工具内部的映 射机制实现的，其中涉及的两个领域之间的映射机制如图 7.1.3所示。 • 7.1.2 可综合模型的设计 • Verilog HDL 这种硬件描述语言允许用户在不同的抽象层次 上对电路进行建模，这些层次从门级、寄存器传输级、行 为级直至算法级。因此，同一个电路就可以有多种不同的 描述方式，但不是每一种描述都是可综合的。图7.1.4中使 用Verilog HDL 以不同的方式描述了同一个电路。某综合系 统支持对方式A 和方式B 的综合，但可能不支持对方式C  的综合。而方式D 可能根本就不可综合。 • 1、可综合模型的结构 • 如果程序只用于仿真，那么几乎所有的语法和编程语句都 可以使用。但如果程序是用于硬件实现，那么我们就必须 保证程序的可综合性，即所编写的程序能被综合器转化为 相应的电路结构。 • 虽然不同的综合工具对Verilog HDL 语法结构的支持不尽相 同，但Verilog HDL 中某些典型的结构是很明确地被所有综 合工具支持或不支持的。 • （1）所有综合工具都支持的结构：always，assign，begin ，end，case，wire，tri ，supply0，supply1，reg，integer ，default，for ，function ，and，nand，or，nor，xor ， xnor ，buf，not，bufif0，bufif1，notif0，notif1，if，inout ，input，instantitation，module，negedge，posedge， operators，output，parameter。 • （2 ）所有综合工具都不支持的结构：time ，defparam， $finish，fork ，join ，initial，delays，UDP，wait 。 • （3 ）有些工具支持有些工具不支持的结构：casex，casez ，wand，triand ，wor，trior ，real，disable，forever ， arrays，memories，repeat，task ，while 。 • 2、建立可综合模型的原则 • 要保证Verilog HDL 赋值语句的可综合性，在建模时应注意 以下要点： • （1）不使用初始化语句。 • （2 ）不使用带有延时的描述。 • （3 ）不使用循环次数不确定的循环语句，如forever 、 wh